「array circuit」に関連した英語例文の一覧と使い方(38ページ目) - Weblio英語例文検索

To exhibit excellent high heat resistance and low dielectric constant as a resin component excellent in productivity and adhesive properties for a circuit board for a semiconductor device equipped with grid-like energizing terminal used for a BGA(ball grid array)-type semiconductor device.例文帳に追加

生産性及び密着性に優れると共に、ＢＧＡタイプの半導体装置に用いられる格子状通電端子配設半導体装置用回路基板用の樹脂成分として優れた高耐熱性及び低誘電率を発現させる。 - 特許庁

The antenna device has an array antenna 13 and generates an amplitude control value and a phase control value by obtaining the amplitude and phase of power to be imparted for every antenna element in accordance with a communication area instruction in a variable beam control circuit 32.例文帳に追加

アンテナ装置はアレイアンテナ１３を有しており、可変ビーム制御回路３２では、通信領域指令に応じてアンテナ素子毎に与える電力の振幅及び位相を求めて振幅制御値及び位相制御値を生成する。 - 特許庁

The nonvolatile semiconductor storage device comprises a first MOS transistor included in a memory cell array part and a second MOS transistor included in a constant-voltage logic circuit unit situated next to the first MOS transistor on an SOI substrate 1.例文帳に追加

不揮発性半導体記憶装置は、ＳＯＩ基板１上に、メモリセルアレイ部に属する第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタに隣接し、定電圧ロジック回路部に属する第２のＭＯＳトランジスタとを備える。 - 特許庁

Weight data is formed by a super directivity weight generating circuit on the basis of each phase difference and each amplitude difference of each antenna elements A-1 to A-4, included in the array antenna and directivity data of each antenna elements A-1 to A-4.例文帳に追加

このアレイアンテナを構成するアンテナ素子Ａ−１〜Ａ−４それぞれの位相差及び振幅差と、各アンテナ素子Ａ−１〜Ａ−４それぞれの指向性データとに応じて超指向性ウェイト生成回路により、ウェイトデータを生成する。 - 特許庁

By this arrangement, potential rise of the drain power source line 12 is delayed and the time supplying the drain voltage MCD from the charging circuit 50 becomes longer, and the memory cell array 10_i can be surely charged up to the drain voltage MCD.例文帳に追加

これにより、ドレイン電源線１２の電位上昇が遅延して充電回路５０からドレイン電圧ＭＣＤを供給する時間が長くなり、メモリセルアレイ１０_ｉを確実にドレイン電圧ＭＣＤまで充電することができる。 - 特許庁

The vertical driver circuit 222 supplies a SEL signal, a TR signal, and an RST signal for one readout row, and a TR signal and an RST signal for four electronic shutter rows to the pixel array 221 in the same horizontal scanning period.例文帳に追加

垂直駆動回路２２２から、１つの読み出し行に対するSEL信号、TR信号、およびRST信号と、４つの電子シャッタ行に対するTR信号、およびRST信号とが、同じ水平走査期間内に、画素アレイ２２１に供給される。 - 特許庁

In addition, since it is also possible to make equal wiring distances from the input/output control circuit 20 to an address decoder 18 and an output multiplexer 19, it is possible to minimize the read time from the memory cell array 17.例文帳に追加

しかも、入出力制御回路２０から、アドレスデコーダ１８、及び出力マルチプレクサ１９までの配線距離についても、同距離にすることができるため、メモリセルアレイ１７からの読み出し時間を最短にすることができる。 - 特許庁

The first region (106) of the package provides a plurality of interfaces for interconnecting to an integrated circuit (102) in the package with a plurality of signals from the sensor array having a first electrical characteristic, such as analog and test signals.例文帳に追加

パッケージの第一の領域（１０６）は、アナログ信号及び試験信号のような第一の電気的特性を有するセンサ・アレイからの複数の信号をパッケージの集積回路（１０２）に相互接続する複数のインタフェイスを提供する。 - 特許庁

A read/write circuit 117 is controlled by delayed internal control signals MAE1, WBE1, thereby, read or write for a memory cell array is performed in timing in accordance with a value set to the AL setting register 132.例文帳に追加

読み出し／書込み回路１１７は、遅延された内部制御信号ＭＡＥ１，ＷＢＥ１によって制御され、これによりＡＬ設定レジスタ１３２に設定された値に応じたタイミングでメモリセルアレイに対する読み出し又は書込みを行う。 - 特許庁

A CPU 57 monitors the electrically conductive state of the sensor 40 through a sensor amplifier circuit 56 and a gate array 54 and detects the fact that static electricity exceeding the reference level is applied to the heads 35-0 to 35-3 in accordance with the monitoring result.例文帳に追加

ＣＰＵ５７は、静電気センサ４０の導通状態をセンサアンプ回路５６及びゲートアレイ５４を介して監視し、その監視結果に応じてヘッド３５-0〜３５-3に基準レベルを超える静電気が印加されたことを検知する。 - 特許庁

A control signal generating circuit 23 sequentially selects the memory array of one side at the time of verify operation in a test mode and at the time of transfer of the write target values, and selects both memory arrays when applying a pulse to the memory cells in the test mode.例文帳に追加

制御信号生成回路２３は、テストモードでのベリファイ動作時および書込み目標値の転送時に、片方のメモリアレイを順番に選択し、テストモードでのメモリセルへのパルス印加時に、両方のメモリアレイを選択する。 - 特許庁

The semiconductor integrated circuit includes a plurality of input/output terminals for transmitting input/output data and a plurality of memory cell array areas to which bits of different in number among the input/output data are assigned, and addresses different from one another are assigned.例文帳に追加

入出力データを伝達する複数の入出力端子と、入出力データのうち互いに異なる番号のビットが割り当てられ、互いに異なるアドレスが割り当てられた複数のメモリセルアレイ領域とを備えている。 - 特許庁

The integrated circuit device including an array of memory cells includes a plurality of sense amplifiers couplable to the memory cells with each of the sense amplifiers having associated pull-up and pull-down switching devices respectively coupled to first and second latch nodes thereof.例文帳に追加

メモリセルのアレイを含む集積回路装置はメモリセルに結合可能な複数のセンスアンプを含み、センスアンプの各々はその第１および第２のラッチノードにそれぞれ結合される関連するプルアップおよびプルダウンスイッチング装置を有する。 - 特許庁

An integrated circuit device comprising a memory cell array comprises a plurality of sense amplifiers being able to couple to the memory cells, and each of sense amplifiers has related pull-up and pull-down switching devices coupled to first and second latch nodes respectively.例文帳に追加

メモリセルのアレイを含む集積回路装置はメモリセルに結合可能な複数のセンスアンプを含み、センスアンプの各々はその第１および第２のラッチノードにそれぞれ結合される関連するプルアップおよびプルダウンスイッチング装置を有する。 - 特許庁

When the parity generating circuit 65b is selected, a 16 byte parity is generated by coding Reed-Solomon code of [146, 130, 17] for every lateral 130 bytes to a two-dimensional array of (16 x 130) byte data symbols.例文帳に追加

パリティ生成回路６５ｂが選択された場合には、（１６×１３０）バイトのデータシンボルの２次元配列に対して、横方向の１３０バイト毎に〔１４６、１３０、１７〕のリード・ソロモン符号の符号化を行い、１６バイトのパリティを生成する。 - 特許庁

The semiconductor memory device is provided with the memory array 10 divided into a plurality of independently controllable banks and its peripheral circuit, wherein each bank is provided with a refresh counter 24 for generating a row address to be refreshed.例文帳に追加

本発明の半導体メモリ装置は、独立に制御可能な複数のバンクに分割されたメモリアレイ１０とその周辺回路を備え、各バンクにはリフレッシュ対象の行アドレスを発生するリフレッシュカウンタ２４が設けられている。 - 特許庁

The optical wavelength multiplexer/demultiplexer circuit 100 comprises: input waveguides 101; a first slab waveguide 102; the array waveguides 103 composed of a plurality of waveguides; a second slab waveguide 104; and output waveguides 105.例文帳に追加

光波長合分波回路１００は、入力導波路１０１と、第１のスラブ導波路１０２と、複数本の導波路を有するアレイ導波路１０３と、第２のスラブ導波路１０４と、出力導波路１０５とを備える。 - 特許庁

To provide a rocket array thruster for an ultracompact satellite capable of attaching minute wires of a microheater igniting a minute propellant and an ignition control integrated circuit securely and simply with high density and allowing the complete combustion of the propellant.例文帳に追加

微小な推進薬を点火するマイクロヒータと点火制御集積回路との微細な配線を、高密度に確実かつ簡便に取付けでき、推進薬が完全燃焼する超小型衛星用のロケットアレイスラスタを提供する。 - 特許庁

The signal circuit writes signals to a pair of pixels PIX1 and PIX2 which belong to on column of the pixel array part and are simultaneously selected, from a pair of signal lines 1 and 2 assigned to this column to perform display.例文帳に追加

信号回路は、画素アレイ部の一列に属し且つ同時に選択された一対の画素ＰＩＸ１，ＰＩＸ２に対して当該列に割り当てられた一対の信号線１，２から夫々信号を書込んで表示を行う。 - 特許庁

A threshold necessary for calculating the center of the reflection spectra reflected from the FBG sensors 31, 32, 3n, respectively, by the arithmetic circuit 41 is selected from the optimum thresholds stored in the threshold storage register array 43 in advance.例文帳に追加

各ＦＢＧセンサ３１，３２，３ｎから反射される反射光スペクトルの中心を演算回路４１で計算するために必要な閾値を、予め閾値保存用レジスタアレイ４３で記憶された複数の最適な閾値から１つ選択する。 - 特許庁

The color display device includes a pixel array formed by arranging color pixel circuits 10 in a matrix where signal lines SIG and scanning lines WS cross each other and a bias circuit which supplies a bias voltage Vb to the respective color pixel circuits 10.例文帳に追加

カラー表示装置は、信号線ＳＩＧと走査線ＷＳとが交差する部分にカラー画素回路１０がマトリクス状に配置されて成る画素アレイと、各カラー画素回路１０にバイアス電圧Ｖｂを供給するバイアス回路とを含む。 - 特許庁

The semiconductor memory device includes a memory cell array having a plurality of memory cells, and an access control circuit which is connected to the plurality of memory cells through word lines and stores access information for the plurality of memory cells.例文帳に追加

本発明による半導体メモリ装置は複数のメモリセルを有するメモリセルアレイと、ワードラインを介して前記複数のメモリセルに接続され、前記複数のメモリセルに対するアクセス情報を貯蔵するアクセス制御回路を含む。 - 特許庁

To make realizable the uniformizing of respective input or output characteristics by suppressing the variation in wiring impedances without broadening the wiring space in an array structure in which circuit cells and input or output electrodes form pairs.例文帳に追加

回路セルと入力又は出力電極とが対をなすアレイ構造において、配線スペースの広げずに配線インピーダンスのバラツキを抑制し、各入力又は出力特性の均一化を実現した半導体装置の提供。 - 特許庁

When the parity generating circuit 65a is selected, a 16 byte parity is generated by coding Reed-Solomon code of [146, 130, 17] for every lateral 130 bytes to a two-dimensional array of (8 x 130) byte data symbols.例文帳に追加

パリティ生成回路６５ａが選択された場合には、（８×１３０）バイトのデータシンボルの２次元配列に対して、横方向の１３０バイト毎に〔１４６、１３０、１７〕のリード・ソロモン符号の符号化を行い、１６バイトのパリティを生成する。 - 特許庁

A saturation evaluation circuit 20 inputs RGB pixel signals of the Bayer array output from an A/D converter 13 and calculates color strength evaluation values Rda, Gda, Bda based on pixel mean values of color component signals.例文帳に追加

彩度評価回路２０は、Ａ／Ｄ変換器１３から出力されたベイヤ配列のＲＧＢ画素信号を入力し、各色成分信号の画素平均値に基づいて、色強度評価値Ｒｄａ、Ｇｄａ、Ｂｄａを算出する。 - 特許庁

Or the ambient light detection circuit 220 resets pixels of a selected number in the imaging array and detects a current flowing through photo diodes of the pixels of a selected number when the pixels are reset to decide the ambient light.例文帳に追加

或いは、周囲光検出回路は、アレイにおける選択された数のピクセルをリセットし、且つ、ピクセルがリセットされているときに、選択された数のピクセルにおけるフォトダイオードを流れる電流を検出することにより、決定してもよい。 - 特許庁

The semiconductor integrated circuit device 10 includes a memory cell array 16 including a duplex area 161 and a non-duplex area 162, wherein the duplex area includes a duplex object area 161A and a duplex data area 161B.例文帳に追加

半導体集積回路装置（１０）は、二重化領域（１６１）と非二重化領域（１６２）とを含むメモリセルアレイ（１６）を含み、上記二重化領域は、二重化対象領域（１６１Ａ）と、二重化データ領域（１６１Ｂ）とを含む。 - 特許庁

The diode OR circuit 110 has a function preventing backflow between terminals A1 and A2, a function rectifying ac input from the terminal pair A1/A2 and a function preventing reverse voltage from being applied to the LED array 150.例文帳に追加

このダイオードＯＲ回路１１０は、端子Ａ１〜Ａ２間の逆流防止機能と、端子対Ａ１／Ａ２からの交流入力を整流する機能と、ＬＥＤアレイ１５０に逆電圧が印加されることを防止する機能を持つ。 - 特許庁

A hydrogen barrier layer 80 covers a capacitor 56, formed at an FeRAM macro 41 comprising the FeRAM cell array and a cell operation circuit part, extending as far as to the boundary which separates the FeRAM macro and logic part.例文帳に追加

水素バリヤ層８０が、ＦｅＲＡＭセルアレイとセル動作回路部とからなるＦｅＲＡＭマクロ４１に形成されているキャパシタ５６を覆って、ＦｅＲＡＭマクロとロジック部とを相互に分離する境界まで延在している。 - 特許庁

To provide a reference circuit for a ferroelectric memory constituted to stabilize a reference level and to decrease the area of a layout by making it possible to share reference capacitors with cell array blocks adjacent to each other and to provide a method of driving the same.例文帳に追加

参照レベルを安定させ、且つ、参照キャパシタを隣り合うセルアレイブロックで共有できるようにしてレイアウトの面積を減らせるようにした強誘電体メモリの参照回路及びその駆動方法を提供する。 - 特許庁

A waveform shaping circuit to make an overshoot occur in an light output waveform of a laser, namely to make the starting intensity of light at the start of LD lighting stronger than in the steady-state lighting is provided in each emission point of a multi-beam laser array.例文帳に追加

マルチビームレーザアレイの各発光点毎に、レーザの光出力波形にオーバーシュートを発生させる、つまり、ＬＤ点灯開始時の立ち上がりの光強度を定常点灯時よりも強くするための波形整形回路を設ける。 - 特許庁

This optical sterilization apparatus by the scintillation pulses emits the scintillation pulses to a sterilization object to sterilize it and is provided with a blue light emitting diode array 3 opposed to the sterilization object at a prescribed distance apart and a drive circuit 5 driving the blue light emitting diode array 3 by pulse signals at prescribed interval.例文帳に追加

本発明に係る閃光パルスによる光殺菌装置は、閃光パルスを殺菌対象物に照射して殺菌対象物を殺菌する閃光パルスによる光殺菌装置において、殺菌対象物に所定の距離を話して対峙させた青色発光ダイオードアレイ３と、この青色発光ダイオードアレイ３を所定間隔のパルス信号で駆動する駆動回路５とを備えたものである。 - 特許庁

The adjuster includes: a time constant sensor which measures and outputs a charging state of the frequency responsive circuit as a first voltage; a converter which samples the first voltage and outputs a second voltage resulting from a conversion of the first voltage; an array of trimming components; and a selector which utilizes the second voltage to select at least one trimming component from the array of trimming components.例文帳に追加

周波数に敏感な回路の充電状態を第１の電圧として測定し出力する時定数センサと、第１の電圧をサンプルし、第１の電圧を変換して得られる結果である第２の電圧を出力する変換器と、トリミング要素アレイと、トリミング要素アレイから少なくとも１つのトリミング要素を選択するために第２の電圧を利用するセレクタとを含んでいる。 - 特許庁

The solid-state solar photovoltaic generator circuit includes a source of activating radiation 14, a photodiode array 16 responsive to the radiation, a switching device 18 coupled to the photodiode array 16 for responding to an electrical signal therefrom, and a high-impedance resistor made of substantially single-crystal silicon, in which the high-impedance resistor is formed during formation of the switching device 18.例文帳に追加

固体太陽光発電回路は、活性化放射線１４源と、該放射線に反応するフォトダイオード・アレイ１６と、フォトダイオード・アレイ１６に接続され、そこから受信した電気信号に反応するスイッチング・デバイス１８と、実質的に単結晶のシリコンで作製された高インピーダンス抵抗器を具備し、該高インピーダンス抵抗器はスイッチング・デバイス１８の形成中に形成される。 - 特許庁

By the memory test circuit described in this embodiment, the memory BIST is made for all the bits in a real array section and a redundancy section of a memory MEMR under test in the direct memory BIST mode, and the memory BIST can be made only for the bits in the real array section of the memory MEMR under test in the redundant memory BIST mode.例文帳に追加

これにより、本発明の実施形態によるメモリテスト回路によれば、ダイレクトメモリＢＩＳＴモードにおいて、テスト対象メモリＭＥＭＲの実アレイ部と冗長部との全てのビットを対象としたメモリＢＩＳＴを実行し、リダンダンシメモリＢＩＳＴモードにおいて、テスト対象メモリＭＥＭＲの実アレイ部のビットのビットのみを対象としたメモリＢＩＳＴを実行することができる。 - 特許庁

A sensor device S includes in the body: an infrared array sensor 21 monitoring the temperature distribution in the room; a sensor circuit 22 detecting the position where the person is present in the room based on the temperature distribution in the room, detected by the infrared array sensor 21; and a wireless communication module 23 imparting information on the position where the person is present in the room to an electric power meter by communicating with an electric power meter.例文帳に追加

センサ装置Ｓは、室内の温度分布を監視する赤外線アレイセンサ２１と、赤外線アレイセンサ２１により検出した室内の温度分布に基づいて室内の人の存在位置を検出するセンサ回路２２と、電力メータと通信することにより室内の人の存在位置の情報を電力メータに通知する無線通信モジュール２３とを器体に備える。 - 特許庁

This memory system includes: a memory cell array; a row/column decoder for selecting a row/column of the memory cell array according to a multibit address signal; and a mode control circuit for setting an operation mode according to at least one bit of the multibit address signal used for selecting the row/column, and the method is provided for setting an operation mode in the memory system.例文帳に追加

本発明は、メモリセルアレイ、マルチビットアドレス信号に従って前記メモリセルアレイの行および列を各々選択する行および列デコーダと、前記行または列を選択するのに使用された前記マルチビットアドレス信号の少なくとも１ビットに従って動作モードを設定するモード制御回路を含むメモリ装置と、前記メモリ装置で動作モードを設定する方法に関するものである。 - 特許庁

In the long go-around multiplex/demultiplex module, the chip area is decreased to a quarter or smaller of the case where 8 chips on which a 1×4 array waveguide grid is formed are used by integrating four 1×4 array waveguide grids 15 or 16 into two planar waveguide circuit chips 13 and 14, respectively, furthermore, the module size is decreased.例文帳に追加

この波長周回性合分波モジュールでは、４つの１×４アレイ導波路格子１５あるいは１６それぞれを、平面導波回路チップ１３あるいは１４の２枚に集積することで、１つの１×４アレイ導波路格子が形成されたチップを８枚使用するよりも、チップ面積を１／４以下にでき、ひいてはモジュールサイズを低減することが可能である。 - 特許庁

In a write control circuit 113, after memory cells in a unit region, selected from a main array 100 and a monitor bit region 101 corresponding to the unit region, are erased when writing data, data are written in the unit region selected from the main array 100 and data determined in accordance with the number of times of rewriting of the unit region is written in the monitor bit region 101.例文帳に追加

書き込み制御回路１１３は、データ書き込み時に、メインアレイ１００から選択された単位領域と、当該単位領域に対応するモニタービット領域１０１内のメモリセルを消去した後、メインアレイ１００から選択された単位領域にデータを書き込み、当該単位領域の書き換え回数に対応して定められたデータをモニタービット領域１０１に書き込む。 - 特許庁

In a control circuit 201 provided in the semiconductor memory device, a chip connection part 300 provided with pads 301-306 is constituted so as to correspond to the maximum capacity of a memory cell array provided in the semiconductor memory device, and even when having a memory cell array having capacity being less than the maximum capacity, arrayed places and the number of these pads 301-306 are decided fixedly.例文帳に追加

半導体記憶装置に備える制御回路２０１上において、パッド３０１〜３０６を備えたチップ接続部３００は、半導体記憶装置内に備えられるメモリセルアレイの最大容量に対応した形で構成されていて、その最大容量未満の容量のメモリセルアレイを持つ場合であっても、これらパッド３０１〜３０６の配置場所や個数は固定的に決定されている。 - 特許庁

To solve the problem that, in a sensor array reading circuit for reading a sensor array constituted of a plurality of sensors, noise is reduced by holding a value just before a measurement and a value in the end of the measurement and operating a difference therebetween, but since the value held just before the measurement is varied, reading cannot be performed during the measurement and a measuring cycle may become long.例文帳に追加

複数のセンサで構成されたセンサアレイを読み出すセンサアレイ読み出し回路において、測定直前の値と測定終了時の値をホールドしてその差を演算することにより雑音を低減していたが、測定直前にホールドされた値が変わってしまうので、測定中に読み出しを行うことができず、測定周期が長くなってしまうという課題を解決する。 - 特許庁

In UV hardening of a sealing part 156, provided in the region between an image display region 10a and an inspection circuit part 170 on a TFT array substrate 10, the inspection circuit part 170 has already completed the role of inspecting the pixel circuit part.例文帳に追加

ＴＦＴアレイ基板１０上において、画像表示領域１０ａ及び検査回路部１７０間の領域に設けられた封止部１５６をＵＶ硬化させる際には、データ線駆動回路１０１等の周辺回路部に比べて封止部１５６に近い領域に配置された検査回路部１７０にＵＶ光が照射されたとしても、既に検査回路部１７０は画素回路部を検査する役割を完了している。 - 特許庁

The infrared solid state imaging device includes a detection array (502) which is arranged a plurality of arrays of a pixel containing the field effect transistor as the heat sensitive body which outputs the temperature change as the electric signal change, a predetermined load (704) forming the grounded source amplifier circuit connecting to the field effect transistor, a signal reading circuit (509) which reads the output signal of the grounded source amplifier circuit.例文帳に追加

赤外線固体撮像装置は、温度変化を電気信号の変化として出力する感熱体として電界効果トランジスタを含む画素が複数個アレイ状に配置されてなる検出器アレイ（５０２）と、電界効果トランジスタと接続され、ソース接地増幅回路を形成する所定の負荷（７０４）と、ソース接地増幅回路の出力信号を読み出す信号読み出し回路（５０９）とを備える。 - 特許庁

The triplate planar array antenna comprises an antenna circuit board 3, on which an antenna circuit including a plurality of radiation elements 5 and feeder lines 6 arranged two-dimensionally in all directions is formed, two sheets of dielectrics 2a and 2b sandwiching the antenna circuit board 3 from the opposite sides, a ground conductor 1 superposed on one dielectric 2b, and a slot plate 4 superimposed on the other dielectric 2a.例文帳に追加

トリプレート型平面アレーアンテナは、二次元的に縦横に配列された複数の放射素子５と給電線路６を含むアンテナ回路が形成されたアンテナ回路基板３と、そのアンテナ回路基板３を両面から挟む２枚の誘電体２ａ，２ｂと、一方の誘電体２ｂに対して重ね合わせた地導体１と、他方の誘電体２ａに対して重ね合わせたスロット板４とを備えている。 - 特許庁

In the semiconductor circuit adopting a gate array composed of arrayed basic cells each including a pair of PMOS transistor 11 and NMOS transistor 12 whose gates are mutually connected, only the NMOS transistor 12 is utilized as a circuit element, and the source and drain of the PMOS transistor 11, which is not utilized as the circuit element, are connected to the ground GND while the back gate is connected to the power supply Vdd.例文帳に追加

ゲートが相互に接続されたＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２とのペアを含む基本セルが配列されたゲートアレイを採用した半導体回路であって、ＮＭＯＳトランジスタ１２のみを回路素子として利用するとともに、回路素子として利用しないＰＭＯＳトランジスタ１１のソースとドレインをグラウンドＧＮＤに接続するとともにバックゲートを電源Ｖｄｄに接続した。 - 特許庁