「array circuit」に関連した英語例文の一覧と使い方(46ページ目) - Weblio英語例文検索

A using element selection circuit 403C selects all ultrasonic vibration elements in the internal circumference 401M and ultrasonic vibration elements of the ultrasonic vibration elements on the external circumference, located at a point that a distance between the centers of gravity locations of neighboring ultrasonic vibration elements is within the distance that does not produce a noise in the transmitting and receiving direction that the transmitting and receiving direction of an ultrasonic wave is projected to the surface of the array sensor.例文帳に追加

使用素子選択回路４０３Ｃは、内周部４０１Ｍの全ての超音波振動素子と、外周部４０１Ｎの超音波振動素子の内、超音波の送受信方向をアレイセンサの面に投射した送受信方向における隣接する前記超音波振動素子の重心位置の間の距離が、ノイズが発生しない距離以内である超音波振動素子を選択する。 - 特許庁

The semiconductor storage device includes a memory cell array MA having memory cells MC arranged therein at respective intersections between bit lines BL and word lines WL, a plurality of memory blocks 1 in which the memory cell arrays MA are laminated, and a control circuit configured to apply a voltage to a selected memory cell MC positioned at an intersection between the selected bit line BL and the selected word line WL so that a certain potential difference is applied thereto.例文帳に追加

半導体記憶装置は、メモリセルＭＣがビット線ＢＬ及びワード線ＷＬの交差部に配置されたメモリセルアレイＭＡと、メモリセルアレイＭＡが積層された複数のメモリブロック１と、選択ビット線ＢＬ及び選択ワード線ＷＬの交差部に配置された選択メモリセルＭＣに所定の電位差がかかるよう電圧を印加する制御回路とを備える。 - 特許庁

In the case of read-out processing of a specific word, a defective bit replacement processing circuit 104 outputs READ DATA for x bits except data on the defective cells from RAW READ DATA for x+y bits of the specific word in the memory cell array 102 based on FAIL DATA which is position information of the defective cells of the specific word in the position information storage part 103.例文帳に追加

指定ワードの読み出し処理の場合、不良ビット代替回路１０４は、位置情報記憶部１０３内の指定ワードの不良セルの位置情報であるＦＡＩＬ ＤＡＴＡに基づいて、メモリセルアレイ１０２内の指定ワードのｘ＋ｙビット分のＲＡＷ ＲＥＡＤ ＤＡＴＡから不良セルのデータを除いたｘビット分のＲＥＡＤ ＤＡＴＡを出力する。 - 特許庁

In the semiconductor memory device having a control circuit C2 controlling an output of an on-chip compare signal OCC indicating pass/fail of data read from a memory array based on a scan signal SCAN and provided with a logic part, the prescribed terminal PAD out of a plurality of terminals for power source potentials provided in the semiconductor memory device is used for burn-in test.例文帳に追加

バーンイン試験の際に、スキャン信号ＳＣＡＮに基づいて、メモリアレイから読み出したデータのパス／フェールを表すオンチップコンペア信号ＯＣＣの出力を制御する制御回路Ｃ２を有するロジック部を備えた半導体記憶装置において、半導体記憶装置に設けられた複数ある電源電位用端子のうち所定の端子ＰＡＤをバーンイン試験用として使用する。 - 特許庁

The liquid container comprises the antenna 102, a memory array 103B which holds individual information of the ink tank such as ink color information or the like, a light emitting part 101 such as an LED or the like, and a control circuit 103A as a control unit which controls lighting and extinction of the light of the light emitting part 101 according to the individual information.例文帳に追加

液体収納容器は、アンテナ１０２と、インクの色情報等インクタンクの個体情報を保持するメモリーアレイ１０３Ｂと、ＬＥＤ等の発光部１０１と、前記個体情報に応じて前記発光部１０１の点灯・消灯を制御する制御部である制御回路１０３Ａとを備えることによりインクタンクが正しい位置に装着されたか否かの検知が可能となる。 - 特許庁

The low-heat-contraction silicon-rich silicon-nitride film can be used for forming a spacer in a CMOS device, used as a part of a dielectric stack to prevent short circuit in a densely mounted SRAM array, or used in the BiCMO treatment to form a base nitride layer and/or a nitride spacer for insulating a base from an emitter.例文帳に追加

低熱収支シリコンリッチ窒化ケイ素膜は、ＣＭＯＳ装置にスペーサを形成するために使用することが可能であり、密に実装されたＳＲＡＭアレイにおける短絡を防止するために、誘電体スタックの一部として使用することが可能であり、ベースをエミッタから絶縁するベース窒化物層および／または窒化物スペーサを形成するために、ＢｉＣＭＯ処理において使用することが可能である。 - 特許庁

A transfer control circuit 152 reads image element data from a selected pattern image data area in a CGROM 142 according to a selected pattern read command, writes them in the selected pattern data buffer 155A of a VRAM 155, also reads image element data from a common pattern image data area in the CGROM 142 according to a common pattern read command and writes them in a pattern array data buffer 155B.例文帳に追加

転送制御回路１５２は、選択図柄読出コマンドに応じてＣＧＲＯＭ１４２における選択図柄画像データエリアから画像要素データを読み出して、ＶＲＡＭ１５５の選択図柄データバッファ１５５Ａに書き込む一方で、共通図柄読出コマンドに応じてＣＧＲＯＭ１４２における共通図柄画像データエリアから画像要素データを読み出して、図柄配列データバッファ１５５Ｂに書き込む。 - 特許庁

Relating to a memory control device 1 provided with a word line selecting information storing section arranged between a memory cell array 9 and a row decoder 33, a column selecting information storing section 17 arranged between a column selector 39 and a column decoder 37, and a control circuit 19, each selecting information storing section 11, 17 is constituted of sift registers including a selector 23 and a flip-flop 21.例文帳に追加

メモリアレイ９とロウデコーダ３３との間に介装されたワード線選択情報記憶部１１と、カラムセレクタ３９とカラムデコーダ３７との間に介装されたカラム選択情報記憶部１７と、制御回路１９とを備えるメモリ制御装置１において、セレクタ２３とフリップフロップ２１とを含むシフトレジスタで各選択情報記憶部１１，１７を構成する。 - 特許庁

To provide a prober device capable of forming a vertical type probe assembly into a multi-array structure and capable of solving a thermal expansion problem and a signal wire problem, to allow a probing test or a burn-in test concurrently and collectively in a plurality of chips, when inspecting characteristics of a circuit for a highly dense semiconductor chip or the like, and the probe assembly used therefor.例文帳に追加

本発明は、高密度化される半導体チップなどの回路の特性を検査するにあたり、複数のチップに対し一括して同時にプロービングテスト或いはバーンインテストができるように、垂直型プローブ組立体をマルチ配列構造とするとともに熱膨張問題及び信号配線問題を解決したプローバ装置及びこれに用いるプローブ組立体を提供する。 - 特許庁

A switching circuit 21, having a MOSFET 9, is provided with a light-emitting element 6 that is lighted or put out in response to an input signal and with an avalanche photodiode array 7 consisting of a single avalanche photodiode or more in series connection, receiving a light from the light-emitting element 6 and connected between a gate G and a drain D of the MOSFET 9.例文帳に追加

ＭＯＳＦＥＴ9 を有するスイッチ回路21は、入力信号に応答して点灯若しくは消灯する発光素子6 と、発光素子6 からの光を受光する１個又は直列接続された複数個のアバランシェフォトダイオードから成るアバランシェフォトダイオードアレイ7 であって、ＭＯＳＦＥＴ9 のゲートG とドレインD との間に接続されるアバランシェフォトダイオードアレイ7 とを備えて成る。 - 特許庁

A nonvolatile semiconductor storage device according to one embodiment comprises a memory cell array including a NAND cell unit having a plurality of memory cells connected in series, in which control gates of the plurality of memory cells are connected to word lines, respectively; and a control circuit performing writing control for applying a prescribed writing voltage to the word lines and setting a threshold voltage in accordance with data.例文帳に追加

一の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルが直列接続されたＮＡＮＤセルユニットを有し、複数のメモリセルの制御ゲートがそれぞれワード線に接続されたメモリセルアレイと、ワード線に所定の書き込み電圧を印加してデータに応じたしきい値電圧を設定する書き込み制御を実行する制御回路とを備える。 - 特許庁

This semiconductor memory is provided with a memory cell array in which memory strings including selection transistors and plural memory cells which are coupled with the transistors and have electric charge catching circuits in gate insulating films respectively are arranged in a matrix shape and a bias circuit 12 which supplies a prescribed potential to gates of memory cells to be coupled with nonselected selection transistors when selection transistors are nonselected.例文帳に追加

選択トランジスタ、およびこの選択トランジスタに結合され、それぞれがゲート絶縁膜中に電荷捕獲回路を有する複数のメモリセルとを含むメモリセルストリングがマトリクス状に配置されたメモリセルアレイと、選択トランジスタが非選択のときに、この非選択な選択トランジスタに結合されるメモリセルのゲートに、所定の電位を供給するバイアス回路１２とを具備することを特徴としている。 - 特許庁

In an LED array in which a plurality of island-like semiconductor layers each of which is formed by laminating one-side conductive semiconductor layer and an reverse-conductive semiconductor upon another on a substrate is arranged in a row and respectively connecting electrodes to the semiconductor layers, wires connected to an external circuit are obliquely bonded to electrodes pads.例文帳に追加

基板上に一導電型半導体層と逆導電型半導体層を積層して形成した複数の島状半導体層を列状に配設し、それぞれの一導電型半導体層と逆導電型半導体層に電極を接続して設けたＬＥＤアレイにおいて、前記電極パッドに外部回路と接続するワイヤーを斜めにボンディングしたことを特徴とする。 - 特許庁

In the liquid crystal display using a color filter on-array structure wherein a color filter is formed on a lower substrate, the color filter remains in a boundary portion between pixel electrodes on a storage electrode line or pixel and common electrodes without being removed to prevent short circuit caused by residuals of the pixel electrode when the color filter is removed.例文帳に追加

カラーフィルターが下部基板に形成されるカラーフィルターオンアレイ構造を用いる液晶表示装置において、ストレージ電極線の上部の画素電極間または画素電極と共通電極との間にカラーフィルターを除去することなく残留させることにより、画素電極間または画素電極と共通電極との間におけるカラーフィルターの除去に起因する画素電極残留物による短絡を防ぐことができる。 - 特許庁

This light emitting device includes a light emitting cell block having a plurality of light emitting cells arranged in an array-like shape and serially connected to one another; and a bridge rectifying circuit including first to fourth diode blocks each having a plurality of diodes serially connected to one another, wherein the first to fourth diode blocks are adjacent to the light emitting cell block and arranged by surrounding the light emitting cell block.例文帳に追加

本発明による発光素子は、アレイ状に配置され且つ直列に連結された複数個の発光セルを有する発光セルブロックと、直列に接続された複数のダイオードをそれぞれ有する第１から第４ダイオードブロックを有するブリッジ整流回路とを備え、前記第１から前記第４ダイオードブロックは前記発光セルブロックに隣接し前記発光セルブロックを取り囲んで配置されている。 - 特許庁

The filter circuit 1 is equipped with: a multiplier 21 for multiplying the pixel data by one of the two filter coefficients having an identical value out of a plurality of filter coefficients having the value symmetrical centering around a center of a filter coefficient array; and delay circuits 24, 25 for delaying the value of multiplication result by the multiplier until the use of the calculation product of the other out of these two filter coefficients and the pixel data.例文帳に追加

そして、フィルタ回路１は、フィルタ係数配列の中央を中心にして値が対称となっている複数のフィルタ係数のうち、同一値を有する２つのフィルタ係数のうちの一方を画素データに乗算する乗算器２１と、それらの２つのフィルタ係数のうちの他方とその画像データとの積を使用するときまで、乗算器による乗算結果の値を遅延させる遅延回路２４，２５とを備える。 - 特許庁

The organic light emitting element array includes an organic light emitting film 4, sheet shape of lower electrodes 3 connected to the organic light emitting film 4, upper electrodes 5 connected to the organic light emitting film 4 along with the lower electrodes 3, and a driving integrated circuit 2 connected to the organic light emitting film 4 through the lower electrodes 3 and applying power to the organic light emitting film 4 to drive it.例文帳に追加

有機発光素子アレイは、有機発光膜４と、この有機発光膜４に接続されたアレイ状の下部電極３と、この下部電極３と共に前記有機発光膜４を挟むように接続された上部電極５と、前記下部電極３を介して前記有機発光膜４に接続され、有機発光膜４に電圧を印加して発光させる駆動用集積回路２とを有する。 - 特許庁

To provide a method of discriminating a combination of an electrode and an organic semiconductor which have improved electron injection efficiency and hole injection efficiency in an organic TFT, to achieve two kinds of n-channel and p-type TFTs, and to provide a complementary organic thin film transistor (organic CTFT) and a complementary organic TFT array forming a desired circuit configuration using the organic CTFT.例文帳に追加

有機ＴＦＴにおいて、電子注入効率とホール注入効率を改善した電極と有機半導体の組み合わせをそれぞれ判別する手法を提供し、また、ｎ型チャネルＴＦＴとｐ型チャネルＦＥＴの２種類のＴＦＴを実現し、相補型有機薄膜トランジスタ（有機ＣＴＦＴ）および、有機ＣＴＦＴによる所望の任意回路構成を形成する相補型有機ＴＦＴアレイを提供する。 - 特許庁

In the case of detecting them in the artificial vision apparatus, a visual field image signal for which the kinds are superimposed on a camera image is prepared by a signal processor 106, it is converted to the nerve stimulation signal by the signal preparation circuit 107, and the signal is transmitted to the retina stimulation electrode array and transmitted to the retina cells as the electrical stimulation.例文帳に追加

それと同時に、信号や標識から無線によりその存在を発信し、人工視覚装置においてこれらを検出した場合にはカメラ画像にこれらの種別を重ねた視野画像信号を信号処理装置１０６により作成し、これを信号作成回路１０７により神経刺激信号に変換し、この信号を網膜刺激電極アレイに伝えて、網膜細胞に電気刺激として伝える。 - 特許庁

The NAND flash memory device includes: a cell array including a plurality of pages; a page buffer storing program data of the plurality of pages; a data storage circuit providing program verification data to the page buffer; and a control unit programming the plurality of pages without program verification operation and performing a program verification operation on the plurality of pages by using the program verification data.例文帳に追加

本発明によるＮＡＮＤフラッシュメモリ装置は、複数のページを有するセルアレイと、前記複数のページのプログラムデータを格納するページバッファと、プログラム検証データを前記ページバッファに提供するためのデータ格納回路と、プログラム検証動作なしに前記複数のページをプログラムし、前記プログラム検証データを用いて前記複数のページに対するプログラム検証動作を行うための制御ユニッと、を含む。 - 特許庁

An exemplary apparatus includes a window comparator 14 operative to generate an output signal having a first value if the input signal is within a desired voltage region; a sampling device 16 operative to sample the output signal; an event array counter 24 representing the number of sampled inputs within one or more desired time offsets and the desired voltage regions; and a trigger processing circuit 26 operative to generate a bit offset signal that controls the counting.例文帳に追加

装置は、入力信号が所望の電圧範囲内にあるときに最初の値をもつ出力信号を発生するウィンドウコンパレータと、前記出力信号をサンプリングするサンプリングデバイスと、１或いはそれ以上の所望の時間オフセットと所望の電圧範囲内でサンプリングされた入力の数を表す事象アレイカウンタと、該カウントを制御するビットオフセット信号を発生するトリガー処理回路を含む。 - 特許庁

The planar waveguide type optical circuit 1 is composed of a plurality of optical waveguides 20_1 through 20_n, which guide signal lights having respective prescribed wavelengths, formed on a substrate 10 corresponding to a plurality of signal lights, and a light detection element array 30 having light detection elements 31_1 through 31_n which are furnished corresponding to respective optical waveguides and detect signal lights guided in respective corresponding optical waveguides.例文帳に追加

複数の信号光に対応して、基板１０上に形成され、それぞれ所定波長の信号光を導波する複数の光導波路２０_1〜２０_nと、それぞれの光導波路に対して設けられ、対応する光導波路を導波されている信号光を検出する光検出素子３１_1〜３１_nを有する光検出素子アレイ３０とから平面導波路型光回路１を構成する。 - 特許庁

This convergence correcting circuit is provided with a correction coil 27 forming a sextuple polar magnetic field displacing both two side beams of three electronic beams going forward in an in-line array to a vertical direction, a parabola current generating means for generating parabola currents in a horizontal deflection cycle and for supplying the parabola current to the correction coil 27, and a modulating means for modulating the parabola current in the vertical deflection cycle.例文帳に追加

本発明に係るコンバージェンス補正装置は、インライン配列で進行する３本の電子ビームのうち、両側２つのサイドビームを垂直方向に変位させる６重極磁界を形成する補正コイル２７と、水平偏向周期のパラボラ電流を生成して補正コイル２７に供給するパラボラ電流生成手段と、そのパラボラ電流を垂直偏向周期で変調する変調手段とを備える。 - 特許庁

To achieve a high-definition pixel pitch of about 50 μm without enlargement, in a radiographic image detector with a plurality of image sensor parts arranged in an array shape for converting a radiation into an electric signal, a plurality of data wires for transferring the electric signals converted by the image sensor parts, and a charge amplifying circuit for integrating the electric signals transferred by the data wires provided on a substrate.例文帳に追加

基板上に設けられた、放射線を電気信号に変換するアレイ状に配置された複数の画像センサ部と、画像センサ部で変換された電気信号を転送する複数のデータ配線と、データ配線により転送された電気信号を積分するチャージアンプ回路とを備えた放射線画像検出器において、大型化することなく５０μｍ前後の高精細な画素ピッチを実現する。 - 特許庁

To provide techniques for discriminating combinations of electrodes and organic semiconductors of organic TFTs which are improved in electron injection efficiency and hole injection efficiency, to actualize two kinds of TFTs which are n-channel TFTs and p-channel TFTs, and further to provide complementary organic thin film transistor (organic CTFT) and an organic CTFT array forming desired arbitrary circuit constitution with organic CTFTs.例文帳に追加

有機ＴＦＴにおいて、電子注入効率とホール注入効率を改善した電極と有機半導体の組み合わせをそれぞれ判別する手法を提供し、また、ｎ型チャネルＴＦＴとｐ型チャネルＦＥＴの２種類のＴＦＴを実現し、さらに、相補型有機薄膜トランジスタ（有機ＣＴＦＴ）および、有機ＣＴＦＴによる所望の任意回路構成を形成する有機ＣＴＦＴアレイを提供する。 - 特許庁

To provide a field programmable gate array (FPGA) capable of analyzing whether an instable state caused by a different timing in synthesis and mapping depends on a design error or mapping when evaluating an FPGA that does not comprise a spare cell for circuit correction.例文帳に追加

本発明はそれぞれ設定データにより内部機能が決まる複数のセル・ロジック・アレイ・ブロック（ＣＬＡＢ）が各ＣＬＡＢ間の信号の接続を切り替えるスイッチにより接続されたフィールド・プログラマブル・ゲート・アレイに関し，フィールド・プログラマブル・ゲート・アレイについて評価を行う時に，合成及びマッピングの度にタイミングが異なることによる不安定な状態が設計ミスなのかマッピングによるものかを解析することができることを目的とする。 - 特許庁

The device includes a window comparator operative to generate an output signal having a first value if the input signal is within a desired voltage region; a sampling device operative to sample the output signal; an event array counter representing the number of sampled inputs within one or more desired time offsets and the desired voltage regions; and a trigger processing circuit operative to generate a bit offset signal that controls the counting.例文帳に追加

装置は、入力信号が所望の電圧範囲内にあるときに最初の値をもつ出力信号を発生するウィンドウコンパレータと、前記出力信号をサンプリングするサンプリングデバイスと、１或いはそれ以上の所望の時間オフセットと所望の電圧範囲内でサンプリングされた入力の数を表す事象アレイカウンタと、該カウンタを制御するビットオフセット信号を発生するトリガー処理回路を含む。 - 特許庁

A semiconductor memory provided with an access sequencer for simultaneously accessing a plurality of memory cells in the direction of data lines 111 to 114 and the direction of word lines 101 to 104 at the time of a write access to the memory array 100 of the above constitution and a test decoder 300 which is a control signal generation circuit improves write access processing efficiency and shortens test access time by using the test decoder 300.例文帳に追加

前記構成のメモリアレイ１００に対して、書込みアクセスにおいてデータ線１１１，１１２，１１３，１１４方向、及びワード線１０１，１０２，１０３，１０４方向に複数のメモリセルを同時にアクセスするアクセスシーケンサ、及び制御信号生成回路としてのテストデコーダ３００を設け、前記テストデコーダ３００を用いて、書込みアクセス処理効率の向上を図り、テストアクセス時間を削減する。 - 特許庁

A semiconductor memory device comprises a memory cell array 1 in which block is constituted of one or a plurality of memory cells being a unit of erasing data and which has a plurality of normal blocks BLK and a plurality of redundancy blocks RBLK, and a replacing circuit 7 replacing a defective block by the normal block when the number of defective blocks in the normal block BLK exceed the number of redundancy blocks RBLK.例文帳に追加

半導体記憶装置は、データ消去の単位となる１或いは複数のメモリセルからブロックが構成され、且つ複数のノーマルブロックＢＬＫと、複数のリダンダンシーブロックＲＢＬＫとを有するメモリセルアレイ１と、前記ノーマルブロックＢＬＫ内の不良ブロックの数が前記リダンダンシーブロックＲＢＬＫの数を超えた場合に、前記不良ブロックを前記ノーマルブロックに置き換える置換回路７とを含む。 - 特許庁

To provide an addressing circuit of a semiconductor memory element, and to provide its data addressing method, wherein data can be quickly inputted without address comparison for data addressing or redundancy operation by: sequentially transferring input data, when the data are sequentially input, by utilizing shift registers successively arranged; and transferring the data to the next register by skipping data storage of the shift register corresponding to a memory cell array with a deficiency.例文帳に追加

入力データが順次入力される場合、順次配列されたシフトレジスターを利用して入力データを順次伝送し、欠陷のあるメモリセルアレイに対応するシフトレジスターはデータ格納をスキップして次のレジスター部にデータを伝送することで、データアドレシング動作またはリダンダンシー動作の時アドレス比較動作なしに速やかにデータを入力することができる半導体メモリ素子のアドレシング回路及びこれのデータアドレシング方法を提供する。 - 特許庁

The refreshing control circuit 30 divides the memory area of a memory cell array 11 into a plurality of submemory areas beforehand, and executes a control to refresh information for a submemory area only in which the information to be refreshed is held in a use state when the information is refreshed among the submemory areas, and not to refresh the information for the submemory area in which information refreshing is unnecessary in a nonuse state.例文帳に追加

リフレッシュ制御回路３０は、メモリセルアレイ１１のメモリ領域を複数のサブメモリ領域にあらかじめ区分しておき、それらのサブメモリ領域のうち情報のリフレッシュを行う際に使用状態にあって当該リフレッシュを必要とする情報が保持されているサブメモリ領域のみに対して情報のリフレッシュを行い、不使用状態にあってリフレッシュを必要としないサブメモリ領域についてはリフレッシュを行わない、という制御を実行する。 - 特許庁

The semiconductor device 100b includes: a substrate 101; an imaging region A formed on the substrate 101 and arranged with an array of photoelectric conversion cells each having a photoelectric converting section 103; a control circuit region B formed on the substrate 101 and performing the control of the imaging region and the delivery of a signal therefrom; and copper-containing wiring layers 132, 134 formed on the substrate 101 and formed of a material containing copper.例文帳に追加

半導体装置１００ｂは、基板１０１と、基板１０１上に形成され、光電変換部１０３を有する光電変換セルがアレイ状に配置された撮像領域Ａと、基板１０１上に形成され、撮像領域の制御及び撮像領域からの信号の出力を行なう制御回路領域Ｂと、基板１０１上に形成され且つ銅を含む材料よりなる銅含有配線層１３２、１３４とを備える。 - 特許庁

There is provided the liquid crystal display device including a liquid crystal panel which includes a number of pixels having polarity array of first and second two-dot inversion system and has a number of common wiring lines which are horizontally extended to receive the supply of a common voltage, and includes a driving circuit section for converting one of first and second dot inversion systems to another one.例文帳に追加

本発明は、第１または第２の２ドット反転方式の極性配列を有する多数の画素を含み、水平方向に延長されて、共通電圧の供給を受ける多数の共通配線を有する液晶パネルと；前記液晶パネルの共通電圧が一定なレベルを脱した場合、前記第１及び第２の２ドット反転方式のうちから一つを他の一つに転換する駆動回路部を含むことを特徴とする液晶表示装置を提供する。 - 特許庁

This device is provided with plural word lines, plural bit lines, plural cells, a memory cell array consisting of plural cell blocks provided with plural cell power lines supplying power source voltage to the cells, plural row decoders, and plural cell power relieving circuit cutting off selectively only connection of a cell power line supplying power source line to the defective cell and a power source when a defective cell in which standby current failure occurs exists.例文帳に追加

複数個のワードラインと、複数個のビットラインと、複数個のセルと、前記セルに電源電圧を供給する複数個のセルパワーラインを具備した複数個のセルブロックとからなるメモリセルアレイと、複数個のローデコーダー回路と、スタンバイ電流不良が発生した不良セルが存在する場合、前記不良セルに電源電圧を供給するセルパワーラインと電源との間のみを選択的に遮断する複数個のセルパワー救済回路とを備える。 - 特許庁