「array circuit」に関連した英語例文の一覧と使い方(27ページ目) - Weblio英語例文検索

A switch circuit 11 for applying high voltage onto the hollow cathode lamp 17 is composed of a high voltage-proof FET 15 and a photocoupler 12 of an LED / photodiode array coupling type.例文帳に追加

ホロカソードランプ１７に高電圧を印加するためのスイッチ回路１１を、高耐電圧のＦＥＴ１５と、発光ダイオード−ホトダイオードアレイ結合型ホトカプラ１２とで構成する。 - 特許庁

Since the circuit configuration can be simplified, labeling processing can be performed using an SIMD processor or systolic array having only a local memory.例文帳に追加

また、回路構成をシンプルにすることができるため、局所メモリしか持たないＳＩＭＤ型プロセッサやシストリックアレーを用いてラベリング処理を実現することが可能となる。 - 特許庁

A row decoder circuit 31, adjacent to this cell array 21, is formed by using a Vpp oxide film 31a having a second thickness which is thicker than the Vcc oxide film 21a.例文帳に追加

このセルアレイ２１に隣接するロウデコーダ回路３１は、上記Ｖｃｃ酸化膜２１ａよりも厚い、第２の膜厚を有するＶｐｐ酸化膜３１ａを用いて形成する。 - 特許庁

The column trace (413) interfaces with a signal capture circuit in a CMOS array (600) of pixels for capturing a digital image that corresponds to each voltage level at each photodiode (425).例文帳に追加

該列パターン(413)は、各フォトダイオード(425)における各電圧レベルに対応するディジタル画像をキャプチャーするためのピクセルのＣＭＯＳアレイ(600)内の信号キャプチャー回路をインターフェースする。 - 特許庁

A wiring switching circuit 20 sets a grouping pattern for transmission with respect to the array vibrator 12 when transmission is performed, and sets a grouping pattern for reception when reception is performed.例文帳に追加

配線切換回路２０は送信時においてアレイ振動子１２に対して送信用グルーピングパターンを設定し、受信時において受信用グルーピングパターンを設定する。 - 特許庁

Accordingly, the smaller device dimensions are enough as compared with the past that the horizontal scanning circuit is dispersedly arranged above and below the image array 1 on one sheet of the insulating substrate surface.例文帳に追加

したがって、水平走査回路７を１枚の絶縁基板表面において画像アレイ１の上下に分散配置していた従来に比べ、装置寸法が小さくて済む。 - 特許庁

The signal processing circuit 160 analyzes a space distribution of intensity in an array, and finds the wavelength of an entering beam 101 by comparison with, for instance, a look-up table.例文帳に追加

信号処理回路１６０は、アレイ中における強度の空間分布を分析し、例えばルックアップテーブルとの比較によって、入射するビーム１０１の波長を求める。 - 特許庁

The micro mirror array 12 has a structure in which a plurality of micro mirrors and an electronic circuit for controlling the angles of the micro mirrors are integrated on a semiconductor substrate.例文帳に追加

マイクロ・ミラー・アレイ１２は、複数のマイクロ・ミラーと、この複数のマイクロ・ミラーの角度を制御する電子回路を半導体基板上に集積化した構造を有する。 - 特許庁

To improve a control converging characteristic by an adaptive processing section in an array antenna communication apparatus in which the circuit is shared in the transmission/reception by using a bidirectional vector modulator.例文帳に追加

双方向ベクトル変調器を用いて送受信で回路の共用化を図ったアレイアンテナ通信装置において、アダプティブ処理部による制御の収束特性を改善する。 - 特許庁

To correctly mount a LGA (Land Grid Array) type ROM having multiple electrodes disposed in a grid shape on a socket mounted on a circuit board for a Pachinko machine.例文帳に追加

パチンコ機用の回路基板に搭載されたソケットに、多数の平面電極が格子状に配列されたＬＧＡ（Ｌand Ｇrid Ａrray）型のＲＯＭを正しく装着できるようにする。 - 特許庁

The basic cell for designing a gate array or a standard cell integrated circuit has N and P wells arranged in checker board pattern wherein each well includes P and N devices.例文帳に追加

ゲートアレイまたはスタンダードセル集積回路設計のための基本セルは、チェッカー盤態様に編成されたＮおよびＰウェルを有し、各ウェルはそれぞれＰおよびＮデバイスを含む。 - 特許庁

Considering the positional gap which is generated by the expanding and contracting of the printed circuit board 52 and rod lens array 54 due to a temperature changing, the lens correction data are changed according to the temperature.例文帳に追加

温度変化によってプリント基板５２およびロッドレンズアレイ５４が伸縮することで生じる位置ずれを考慮し、温度に応じてレンズ補正データを変更する。 - 特許庁

To provide an array-like element driving circuit with little dot irregularity of a driving current in the entirety of a head, and little driving current gap at a chip joint.例文帳に追加

ヘッド全体でみた駆動電流のドット間ばらつきが小さく、且つチップの継ぎ目での駆動電流の段差が小さいアレイ状素子駆動回路を提供する。 - 特許庁

The electronic circuit, in which the coil 22 is disposed being overlapped with a region of a memory array 11, carries out communication by inductive coupling between the stacked and mounted chips by means of the coil 22.例文帳に追加

メモリアレイ１１の領域に重ねてコイル２２を配置して、コイル２２によって積層実装されたチップ間の誘導結合による通信を行う電子回路。 - 特許庁

Data transfer is executed by the one bit unit or by the two or more bit units between the DRAM cell array 30 and an arithmetic circuit 32 in which arithmetic elements are arranged according to the pairs of the prescribed number of bit lines of the DRAM cell array, and an arithmetic operation corresponding to an instruction is executed in the arithmetic element.例文帳に追加

ＤＲＡＭセルアレイの所定数のビット線対に対応して演算エレメントが配置された演算回路（３２）との間で１ビット単位または複数ビット単位でデータ転送を実行し、演算エレメント内で命令に応じた演算を実行する。 - 特許庁

The semiconductor storage device is provided with a memory cell array which is sectioned into blocks, redundant memory cells which replaces a defective memory cell in the memory cell array, and a redundant memory cell selecting circuit which replaces a defective memory cell by a redundant memory cell.例文帳に追加

半導体記憶装置には、複数のブロックに区画されたメモリセルアレイ、このメモリセルアレイ内の不良メモリセルと置換される冗長メモリセル及び前記不良メモリセルと前記冗長メモリセルとの置換を行う冗長メモリセル選択回路が設けられている。 - 特許庁

A column address W is decoded in column decoders 3C1-3C4, the arrangement of the pixels to be written to a memory cell array 5 is rotated in a rotation circuit 141, and the rotated result is written to the memory cell array 5 corresponding to the decoded result of the column address W.例文帳に追加

列デコーダ３Ｃ_1乃至３Ｃ_4において、列アドレスＷがデコードされるとともに、ローテーション回路１４１において、メモリセルアレイ５に書き込む画素の並びがローテーションされ、そのローテーション結果が、列アドレスＷのデコード結果にしたがい、メモリセルアレイ５に書き込まれる。 - 特許庁

To change the allocation of a pad for external connection according to a function to be actualized by a gate array and to actualize a plurality of functions by the same chip through easy setting as to a semiconductor integrated circuit which has a gate array and a microcomputer mounted on a single chip.例文帳に追加

ゲートアレイとマイクロコンピュータを１チップに搭載した半導体集積回路において、ゲートアレイにより実現しようとする機能に応じて外部接続用パッドの割り当てを変更でき、簡単な設定により複数の機能を同一チップで実現可能とする。 - 特許庁

In a semiconductor integrated circuit alternately arranging a memory cell array and a sense amplification row, the first and second areas are formed on a memory cell array, and replacement of the data lines in the switching area can be facilitated by forming the switching area on the sense amplification row.例文帳に追加

メモリセルアレイとセンスアンプ列とが交互に配置される半導体集積回路において、第１および第２領域をメモリセルアレイ上に形成し、切換領域をセンスアンプ列上に形成することで、切換領域におけるデータ線の入れ換えを容易にできる。 - 特許庁

Using the photo mask 34, openings for bottom electrodes of a capacitor are formed in an insulating layer in a memory cell array formation region, and grooves are formed in the insulating layer in a boundary between the memory cell array formation region and a peripheral circuit formation region.例文帳に追加

このようなフォトマスク３４を用いて、メモリセルアレイ形成領域における絶縁層に、キャパシタの下部電極が形成される開口部を形成し、メモリセルアレイ形成領域と周辺回路形成領域との境界における絶縁層に溝を形成する。 - 特許庁

By this resistance control, the PMOS transistor 15m makes output from the memory cell array 16m as voltage and can input it to a sense amplifier circuit 18 so that degradation of threshold voltage difference of the memory cell of the memory cell array 16m due to repetition of rewriting operation is corrected.例文帳に追加

この抵抗制御により、ＰＭＯＳトランジスタ１５ｍは、書き換え動作の繰り返しによるメモリセルアレイ１６ｍのメモリセルの閾値電圧差の低下を補正するように、メモリセルアレイ１６ｍからの出力を電圧にして、センスアンプ回路１８に入力できる。 - 特許庁

A defective address storing circuit 108 stores a defective address of the memory cell array 101, input/output terminals to which data corresponding to the address is to be inputted and outputted, and a column set number in the redundant cell array to be replaced corresponding to this input/output terminal.例文帳に追加

不良アドレス記憶回路１０８は、メモリセルアレイ１０１の不良アドレスとこれに対応するデータの入出力がなされるべき入出力端子及び、この入出力端子に対応して置換されるべき冗長セルアレイのなかのカラムセット番号を記憶する。 - 特許庁

To solve the problem such that the size of an array type processor is in creased and its processing performance is limited since processes having different properties such as a process based upon a computing element and the process of a random logic circuit need to be actualized by each processor element when all processes are performed by an array part.例文帳に追加

アレイ型プロセッサは、全ての処理をアレイ部で行おうとすると、各プロセッサエレメントにおいて、演算器ベースの処理とランダムロジック回路の処理という、異なった性質の処理を実現させる必要があり、大型化や処理性能が限定されてしまう。 - 特許庁

To provide a basic array and basic cell two-dimensional array for programmable logic LSI which can freely change the ratio between wiring resources and logical resources in accordance with the configuration of a realized circuit by correcting the weak point of programmable logic LSIs that the ratio between wiring resources and logical resources is fixed.例文帳に追加

物理的な論理資源と配線資源との比が固定していると、ある回路を実現したときには配線資源が余り（配線セルが使われない）、別の回路を実現したときには論理資源が余る（論理セルが使われない）という問題を解決する。 - 特許庁

The liquid crystal display is constituted by mounting an integrated circuit element (driving IC chip 3) on an array substrate 1, and connecting wiring lines formed in the display area H of the array substrate 1 to output terminals of the driving IC chip 3 via wiring lines.例文帳に追加

アレイ基板１上に集積回路素子（駆動用ＩＣチップ３）が実装されるとともに、駆動用ＩＣチップ３の出力端子にアレイ基板１の表示領域Ｈに形成された配線が中間配線を介して接続されてなる液晶表示装置である。 - 特許庁

Then, a control circuit 37 stores the identifiers 1-9 relating to the targets 2a-2i by correlating the identifiers to the matrix array of bingo, stores the identifier of the target hit with the ball 7 as a hit and computes winning corresponding to the arrangement of the hit inside the matrix array.例文帳に追加

そして、制御回路３７は、標的２ａ〜２ｉに関する識別子１〜９をビンゴのマトリクス配列に対応付けて記憶し、ボール７が命中した標的の識別子を当たりと記憶し、マトリクス配列内の当たりの並び方に応じて入賞の演算を行う。 - 特許庁

Switching of the switching element of the inverter circuit is performed, by positioning the rise of the pulse width modulation signal, simultaneously with or immediately prior to the rise of the DC pulse array, and positioning the fall of the pulse width modulation signal, simultaneously with or immediately after the fall of the DC pulse array.例文帳に追加

直流パルス列の立ち上がりと同時かその前に、パルス幅変調信号の立ち上がりを位置させ、また、直流パルス列の立下りと同時かその後にパルス幅変調信号の立ち下がりを位置させ、インバータ回路のスイッチ素子をスイッチングする。 - 特許庁

A pixel array part 30 is mounted on a substrate body section 70A, and peripheral circuit parts 80_A, 80_B, and 80_C are disposed on substrate end parts 70_B, 70_C, and 70_D that are located in the display back side, with their bent at least one side of the periphery of the pixel array part 30.例文帳に追加

そして、画素アレイ部３０を基板本体部７０Ａに搭載し、画素アレイ部３０の周辺の少なくとも１辺において折り曲げられて表示裏面側に位置する基板端部７０_B，７０_C，７０_Dに周辺回路部８０_A，８０_B，８０_Cを配置する。 - 特許庁

A subtraction type array circuit 30 generates cardioids for generating zero points from respective microphones 1-4 in directions to respective microphones 1-4 by using a subtraction type array method based on voice signals from respective microphones 1-4, and also generates a plurality of cardioid signals corresponding to these cardioids.例文帳に追加

減算形アレー回路３０は、各マイクロホン１〜４からの音声信号に基づいて減算形アレー法を用いて各マイクロホンから各マイクロホンに対する方向にゼロ点を生成するカージオイドを生成してそれらに対応する複数のカージオイド信号を発生する。 - 特許庁

The array synthesis section 104 receives the outputs of a plurality of the inverse spread sections 103, applies weighting to the outputs amplifier circuit according to the weight control signal from the array algorithm control section 105 and gives a desired signal from the TDD terminal 702 to a channel estimate/pass synthesis section 713.例文帳に追加

アレイ合成部１０４は、複数の逆拡散部１０３の出力を受けて、アレイアルゴリズム制御部１０５からのウェイト制御信号に従って重み付けを行い、ＴＤＤ端末７０２からの希望信号をチャネル推定・パス合成部７１３に入力する。 - 特許庁

To make a luminous-dot defect by a short circuit to be an inconspicuous dark-dot defect by separating and opening short-circuited parts when the short circuit parts are generated in a liquid crystal display device having a matrix type array substrate using thin film transistors(TFT).例文帳に追加

薄膜トランジスタ(TFT)を用いたマトリクス型のアレイ基板の液晶表示装置において、短絡部が発生した場合にその短絡部を切り離して開放し、短絡による明点欠陥を目立たない暗点欠陥にする。 - 特許庁

Between a memory array 6 and a bias supply circuit 1, a load resistance changeover circuit 2 is arranged for the purpose of adjusting the differences in bit line load resistance dependent on the arranged positions of memory cells MCm, n so as to relax or equalize the differences.例文帳に追加

メモリアレイ６とバイアス供給回路１との間には、メモリセルＭＣｍ、ｎの配置位置に依存するビット線負荷抵抗の違いを緩和または同一にするように調整するために負荷抵抗切替回路２が設けられている。 - 特許庁

A gate section 2 having a fixed circuit configuration is composed by the method of gate array, and the storage data of a ROM or CAM are updated by a configuration circuit 3 when power is turned on.例文帳に追加

この発明は、回路構成が固定されたゲート部２をゲートアレイの手法により構成し、データが更新されるＲＯＭ又はＣＡＭの記憶データを、電源投入時にコンフィグレーション回路３により更新するように構成される。 - 特許庁

A repeated array pattern circuit 31 is formed in a first chip 32, an adjustment circuit 33 is formed in a second chip 34, and an electrical connection between the first and second chips 32 and 34 is a three-dimensional connection using a connection section 35.例文帳に追加

繰り返し配列パターン回路３１を第１のチップ３２に形成し、調整回路３３を第２のチップ３４に形成し、第１，第２のチップ３２，３４相互間の電気的な接続を接続部３５による３次元接続とする。 - 特許庁

The optical fiber array parts 7 are formed correspondingly to the camber of the optical waveguide circuit on the opposite connecting side, roughly making the connecting end face of the optical waveguide in the optical wave guide circuit coincide with the corresponding connecting end face of the optical fibers 3.例文帳に追加

接続相手側の光導波回路部品の反りに対応させて光ファイバアレイ部品７を形成し、光ファイバ３の接続端面と対応する光導波回路部品８の光導波路の接続端面を略一致させる。 - 特許庁

When the second rewritable signal FHVEI is active, the second voltage supply control part 20I supplies the high voltage generated by the internal power circuit (boosting circuit) 11 to a memory array 40I in a code area 10I.例文帳に追加

第２の電圧供給制御部２０Ｉは、第２の書換可能信号ＦＨＶＥＩが活性化状態の場合に、内部電源回路（昇圧回路）１１で生成された高電圧をコード領域１０Ｉのメモリアレイ４０Ｉに供給する。 - 特許庁

An electrode land is rearranged on the surface of an effective circuit, on a bare chip IC through a conductor layer (rewired electrode 4) having a thickness larger (such as at least 5 μm or higher) than a prescribed thickness to aim at making the land function as a protective layer to the area array part of the circuit.例文帳に追加

ベアチップＩＣの実効回路表面上に、所定以上（例えば少なくとも５μｍ以上）の厚みを持つ導体層により電極ランドを再配列し、エリアアレイ部分に対する保護層として機能させるようにする。 - 特許庁

To provide a discharge circuit of nonvolatile semiconductor memory, which can shorten discharge time to prevent excess and latch up of withstand pressure by a constant current circuit which simultaneously discharges each terminal of a memory array with discharge operation after erase operation.例文帳に追加

消去動作後の放電動作で、メモリアレイの各端子を同時に放電する定電流回路により、放電時間を短縮し、耐圧のオーバーおよびラッチアップが防止できる不揮発性半導体メモリの放電回路を提供する。 - 特許庁

The driving circuit of a thin film diode type display is formed by separating a circuit chip 37 formed on a substrate for forming an element being not illustrated and transcribing it to a substrate 12a in which thin film diodes are formed in an array state.例文帳に追加

図示しない素子形成用基板上で形成した回路チップ３７を剥離し、薄膜ダイオードがアレイ状に形成されている基板１２ａ上へ転写することにより、薄膜ダイオード型ディスプレイの駆動回路を形成する。 - 特許庁

The circuit is provided with a semiconductor memory (FMRY) including a memory part (22) in which nonvolatile memory cells being electrically re-writable are arranged in an array state and a high voltage generating circuit (23) which can generate high voltage to be supplied to the memory part.例文帳に追加

電気的に書換え可能な不揮発性メモリセルがアレイ状に配列されて成るメモリ部（２２）と、上記メモリ部に供給される高電圧を生成可能な高電圧発生回路（２３）とを含む半導体メモリ（ＦＭＲＹ）とを設ける。 - 特許庁

When complex data I and Q outputted from a reconfigurable circuit 12 are matched with a fixed multiplexing condition in FPGA (field programmable gate array), a multiplexing circuit 241 multiplexes and stores the corresponding data I and Q in a memory 20.例文帳に追加

ＦＰＧＡにおいて、リコンフィギュラブル回路１２から出力される複素データＩとＱとが、一定の多重化条件に合致する場合には、多重化回路２４１は、対応するデータＩとＱを多重化してメモリ２０に格納する。 - 特許庁

The semiconductor memory has an input/output circuit 120 including a write path to supply write data and a read path to supply read data, and data lines WLINE and RLINE to connect the input/output circuit 120 and the memory cell array 103.例文帳に追加

ライトデータが供給されるライトパス及びリードデータが供給されるリードパスを有する入出力回路１２０と、入出力回路１２０とメモリセルアレイ１０３とを接続するデータラインＷＬＩＮＥ，ＲＬＩＮＥとを備える。 - 特許庁

A delay adding circuit 11 forms a time sequence signal group at first by executing the delay addition processing including a parallel simultaneous reception processing with respect to detecting signals which are detected by respective feeble vibrators 1 in a column direction among the detecting signals of a two-dimensional array probe 2 in a string direction delay adding circuit 3.例文帳に追加

２次元アレイプローブ１の各微少振動子２で検出された信号に対して、列方向遅延加算回路３が、列方向の遅延加算処理を列方向並列同時受信処理を含めて行う。 - 特許庁

A semiconductor storage device includes a driver circuit having a part of a substrate including a single-crystal semiconductor material, a multilayer wire layer provided on the driver circuit, and a memory cell array layer provided on the multilayer wire layer.例文帳に追加

半導体記憶装置が、単結晶半導体材料を含む基板の一部を有する駆動回路と、当該駆動回路上に設けられる多層配線層と、当該多層配線層上に設けられるメモリセルアレイ層とを有する。 - 特許庁

A pupil position detecting circuit 9 reads a pupil position out of pupil position information written to the imaging lens 7 and a mirror angle setting circuit 10 sets the angles of respective small mirrors of the small mirror array 6 corresponding to the pupil position.例文帳に追加

瞳位置検知回路９によって結像レンズ７に書き込まれている瞳位置情報から瞳位置を読み取り、ミラー角度設定回路１０によってその瞳位置に対応する小ミラーアレー６の各小ミラーの角度を設定する。 - 特許庁