「semiconductor diffusion」に関連した英語例文の一覧と使い方(28ページ目) - Weblio英語例文検索

To provide a semiconductor device with the long-life metal wiring by improving the adhesion between the metal wiring and a metal diffusion prevention film in the metal wiring, such as Cu wiring, and by improving the electromigration resistance of the metal wiring.例文帳に追加

Ｃｕ配線などの金属配線について、金属配線と金属拡散防止膜との密着性が向上し、金属配線のエレクトロマイグレーション耐性向上により金属配線寿命の長い半導体装置を提供する。 - 特許庁

To provide a floating gate semiconductor storage device which operates fast with a low voltage and its manufacturing method by decreasing the resistance of a bit line by shortening the total distance of a buried diffusion layer in the bit-line direction.例文帳に追加

ビットライン方向の埋め込み拡散層の総延長距離を短縮して、ビットラインの電気抵抗を低減することにより、高速、低電圧で動作するフローティングゲート型半導体記憶装置およびその製造方法を提供する。 - 特許庁

To provide a semiconductor device that has a recess structure with a gate electrode made of Ti, Pt and Au, and suppresses diffusion of Pt or Au on Ti into an AlGaAs layer on a surface of an element region.例文帳に追加

Ｔｉ、ＰｔおよびＡｕからなるゲート電極を有するリセス構造を有し、Ｔｉ上のＰｔ若しくはＡｕが、素子領域表面のＡｌＧａＡｓ層に拡散することを抑制する半導体装置を提供する。 - 特許庁

To simultaneously prevent a crosstalk between pixels in a solid-state image sensing device owing to reflection (cause (I)) on the surface of a semiconductor chip or on metal wirings arranged on the outside of the surface, and owing to lateral diffusion (cause (II)).例文帳に追加

固体撮像素子において、半導体チップ表面、又は表面の外側の金属配線での反射に起因する画素間のクロストーク（原因（Ｉ））と、横方向拡散（原因（ＩＩ））に起因する画素間クロストークを同時に防ぐ。 - 特許庁

To provide an interlayer dielectric material having a low dielectric constant and exhibiting excellent heat resistance, thermal conductivity and mechanical strength in which diffusion of the metal in a wiring material into an insulating film can be controlled, and to provide a semiconductor device.例文帳に追加

誘電率が低く、さらに耐熱性、熱伝導性、機械強度に優れ、熱膨張係数と配線材料の金属の絶縁膜中への拡散を抑制することのできる層間絶縁膜材料および半導体装置の提供。 - 特許庁

The semiconductor memory comprises the floating gate 5, a source diffusion layer 2 which is capacitive-coupled with the floating gate 5 and controls the potential of the floating gate 5, and the control gate 7 so disposed as to be opposite to the floating gate 5.例文帳に追加

この半導体メモリは、浮遊ゲート５と、浮遊ゲート５と容量結合され、浮遊ゲート５の電位を制御ゲートするためのソース拡散層２と、浮遊ゲート５と対向するように配置された制御ゲート７とを備えている。 - 特許庁

To provide a semiconductor device which reduces the occurrence of junction leakage and reduces the resistor of a silicide layer, and to provide a manufacturing method therefor, by suppressing the penetration of a spike and a contact of the silicide layer formed on a source/drain diffusion layer.例文帳に追加

ソース／ドレイン拡散層に形成されるシリサイド層のスパイクやコンタクトの突き抜けを抑制して、接合リークの発生を低減するとともに、シリサイド層を低抵抗化した半導体装置およびその製造方法を提供する。 - 特許庁

To improve the adhesion and durability of the film stacks during subsequent elevated temperature processing in a method for forming modulated tantalum/tantalum nitride diffusion barrier stacks on semiconductor device substrate used in interconnect structure.例文帳に追加

配線構造に使用される半導体デバイスの基板上に、調節されたタンタル／窒化タンタルの拡散障壁の積み重ねを形成する方法において、後の高温の加工中における膜の積み重ねの付着性及び耐久性を改善する。 - 特許庁

To prevent variation in a gate electrode that becomes a mask of slanting ion implantation when forming a pocket for a semiconductor device having a pocket region formed at the end of an impurity diffusion layer that becomes a source and a drain.例文帳に追加

ソース／ドレインとなる不純物拡散層の端部に形成されるポケット領域を有する半導体装置に関し、ポケット形成の際に斜めイオン注入のマスクとなるゲート電極のバラツキを防止することを目的とする。 - 特許庁

An insulated gate type semiconductor device having a trench gate forms a dummy trench by nearing to a trench gate, diffuses boron or the like from the bottom part, and forms a P+ diffusion region 112 so as to include the deepest part of the trench gate.例文帳に追加

トレンチゲートを有する絶縁ゲート型半導体装置において、トレンチゲートに近接してダミートレンチを形成し、その底部よりボロン等を拡散し、トレンチゲートの最深部を含むようにＰ＋拡散領域１１２ を形成した。 - 特許庁

The oxide film 603 exposing over the semiconductor substrate 600 is removed, and a silicide film 607 is formed on the surfaces of the gate electrode 602 and first impurity diffusion layer 605, and then the sidewall 604 is removed.例文帳に追加

半導体基板６００の上に露出する酸化膜６０３を除去した後、ゲート電極６０２及び第１の不純物拡散層６０５の表面部にシリサイド膜６０７を形成し、その後、サイドウォール６０４を除去する。 - 特許庁

Therefore, the emitter diffusion layer 5 is a shallow junction and the impurity concentration of an emitter becomes high, thereby realizing a high-performance semiconductor device which simultaneously obtains a high current amplification factor without reducing an early voltage or emitter-collector voltage resistance.例文帳に追加

従って、エミッタ拡散層５は浅い接合で、且つエミッタの不純物濃度は高くなるので、アーリー電圧やエミッタ・コレクタ耐圧を低下させることなく、同時に高い電流増幅率を得る高性能な半導体装置を実現できる。 - 特許庁

To provide a transparent electrode for a gallium nitride-based compound semiconductor light-emitting device in which ohmic contact and current diffusion are good and the bonding strength of a bonding pad is large.例文帳に追加

窒化ガリウム系化合物半導体発光素子用の透光性電極であって、オーミック接触および電流の拡散が良好であって、かつボンディングパッドの接合強度が大きい透光性の電極を提供することである。 - 特許庁

In the method, an impurity ion is implanted to a silicon substrate 11, thus manufacturing a semiconductor device with a process for forming the diffusion layer of source or drain region 25 or 19.例文帳に追加

本発明に係る半導体装置の製造方法は、シリコン基板１１に不純物イオンを注入することにより、ソース領域２５又はドレイン領域１９の拡散層を形成する工程を有する半導体装置の製造方法である。 - 特許庁

P^+ impurity diffusion embedded layers 15 are formed in the semiconductor substrate under the lower parts of drain electrodes 12 and each of the layers 15 turns into one part of the breaking current paths to reach from the electrodes 12 to a source electrode 10 via the region 6.例文帳に追加

ドレイン電極１２の下方における半導体基板にｐ^+不純物拡散埋込層１５が形成され、ドレイン電極１２からｐ^+ボディ領域６を介してソース電極１０に至るブレーク電流経路の一部となる。 - 特許庁

The method of designing the semiconductor integrated circuit layout includes arranging a plurality of dummy diffusion patterns in a substrate area and right below the wire of a first wiring layer among automatically arranged wires.例文帳に追加

本発明の半導体集積回路レイアウト設計方法は、自動配置配線のうちの第１配線層の配線に対して、基板領域にて且つ上記配線の直下にて、複数のダミー拡散パターンを配置することを特徴とする。 - 特許庁

To provide a semiconductor device and its fabricating method in which a contact can be made easily in a diffusion layer located between gate electrodes of relatively narrow interval without short-circuiting the gate electrode even when a salicide process is employed.例文帳に追加

サリサイドプロセスを用いた場合でも、ゲート電極とショートすることなく、比較的間隔の狭いゲート電極の相互間に位置する拡散層に容易にコンタクトをとることができる半導体装置及びその製造方法を提供する。 - 特許庁

A collector region 13 having relatively lower impurity concentration is formed on a semiconductor substrate 16 containing two impurities (phosphorus and arsenic) having different diffusion coefficients and constituting a collector contact region 12 by an epitaxial growing method.例文帳に追加

コレクタコンタクト領域１２を構成する、拡散係数の異なる２つの不純物（リンおよびヒ素）を含む半導体基板１６上に、エピタキシャル成長方法により相対的に不純物濃度の低いコレクタ領域１３を形成する。 - 特許庁

To provide a semiconductor circuit output correcting device which can obtain a high-precision output gain without being affected by temperature characteristic, variance of manufacture, etc., for a differential amplifier circuit which is IC(Integrated Circuit)-implemented by a method of diffusion, etc.例文帳に追加

拡散などの手法で集積回路化された差動増幅回路において、温度特性、製造上のばらつきなどに影響されずに高精度の出力ゲインを得ることが可能な半導体回路出力補正装置を提供する。 - 特許庁

The copper alloy wire for the semiconductor contains 0.05 to 5 wt.% of Mn, has the total amount of one or two or more elements selected from Sb, Zr, Ti, Cr, Ag, Au, Cd, In and As of 10 wt.ppm or more, contains the balance being Cu, and has a self diffusion suppression function.例文帳に追加

Ｍｎ０．０５〜５ｗｔ％を含有し、Ｓｂ，Ｚｒ，Ｔｉ，Ｃｒ，Ａｇ，Ａｕ，Ｃｄ，Ｉｎ，Ａｓから選択した１又は２以上の元素の総量が１０ｗｔｐｐｍ以下、残部Ｃｕである自己拡散抑制機能を備えた半導体用銅合金配線。 - 特許庁

An n+ cathode layer 2 is formed in a surface layer on one main surface of an n-type semiconductor substrate 100, and a p+ anode layer 3 where p+ layer 3a is overlapped in a horizontal direction by ion implantation and heat diffusion is formed in the surface layer on the other.例文帳に追加

ｎ型半導体基板１００の一方の主面の表面層に、ｎ^+ カソード層２を形成し、他方の主面の表面層に、イオン注入と熱拡散でｐ^+ 層３ａが横方向で重なったｐ^+ アノード層３を形成する。 - 特許庁

In a semiconductor storage device, having an element isolation film formed in a silicon substrate 101 and a plurality of semiconductor memory cells formed between the element isolation films, there are provided conductive films 116a, 116b which are formed on the plane of the silicon substrate 101, and connect a source diffusion region 112 of at least two semiconductor memory cells.例文帳に追加

シリコン基板１０１中に形成された素子分離膜と、素子分離膜の間に形成された複数の半導体メモリセルとを有する半導体記憶装置であって、シリコン基板１０１の面上に形成されると共に少なくとも二つの半導体メモリセルのソース拡散領域１１２を接続する導電性膜１１６ａ，１１６ｂを備えたことを特徴とする半導体記憶装置を提供する。 - 特許庁

Since the p-type GaAs semiconductor can easily establish both translucency and low resistivity as compared with a metal thin film, appropriate current diffusion can be realized by providing a contact layer 20 by an p-type GaAs semiconductor having a necessary and sufficient thickness, thus providing the nitride-based semiconductor light-emitting device 10 for obtaining light having high emission intensity from the surface of the translucent conductive layer 22.例文帳に追加

ｐ型ＧａＡｓ半導体は金属薄膜に比較して透光性、低抵抗性を両立し易いので必要十分な厚さのｐ型ＧａＡｓ半導体によるコンタクト層２０を設けることで好適な電流拡散が実現でき、透光性導電体層２２の表面から高い発光強度の光が得られる窒化物系半導体発光素子１０を提供することができる。 - 特許庁

To provide a semiconductor strain gauge and the manufacturing method for preventing generation of channels in the semiconductor strain gauge, which stabilizes the resistance value of output by preventing the generation of channel which tends to be generated between electrodes pads, when impurities and charge are adhered around a diffusion resistor region, or when the impurity concentration of the semiconductor substrate is low, and which can be used for various acceleration sensors, pressure sensors, etc.例文帳に追加

半導体の歪みゲージのチャネル発生を防止するもので、拡散抵抗領域の周囲に不純物や電荷が付着した場合、あるいは半導体基板の不純物濃度が低い場合に電極パッド間に発生しやすくなるチャネルの発生を防止して、出力の抵抗値を安定させることのできる、各種加速センサ、圧力センサ等に利用できる半導体歪みゲージ及びその製造方法を提供する。 - 特許庁

To provide a method for manufacturing a semiconductor device having a TAT(Trench Access Transistor) DRAM cell in which an impurity ion is implanted to a diffusion layer to prevent the impurity ion from penetrating a gate electrode and entering a channel region of a transistor, and to prevent, a concentration of impurity from increasing and a leakage current increasing when implanting the impurity ion into the diffusion layer of a transistor of TAT DRAM cell.例文帳に追加

ＴＡＴ・ＤＲＡＭセルのトランジスタの拡散層に不純物イオンを注入する際、不純物イオンがゲート電極を貫通して、トランジスタのチャネル領域にも進入し、不純物濃度が上昇してリーク電流が増加することがないように、拡散層に不純物イオンを注入するようにした、ＴＡＴ・ＤＲＡＭセルを有する半導体装置の作製方法を提供する。 - 特許庁

A semiconductor device includes a substrate in which the diffusion layer is formed, a gate electrode formed on the substrate, a first insulating layer formed on the substrate up to a position higher than the gate electrode, a first contact electrically connected to the diffusion layer and penetrating the first insulating layer, a second contact electrically connected to the gate electrode, and a second insulating layer formed on the first insulating layer.例文帳に追加

半導体装置は、拡散層が形成された基板と、基板上に形成されたゲート電極と、基板上にゲート電極よりも高い位置まで形成された第１絶縁層と、拡散層に電気的に接続され、第１絶縁層を貫通する第１コンタクトと、ゲート電極と電気的に接続された第２コンタクトと、第１絶縁層の上に形成された第２絶縁層とを備える。 - 特許庁

This solar cell has a P-N junction on the light receiving face side of a semiconductor substrate 10 and a passivation film 18 on the rear surface thereof wherein a P type impurity diffusion layer 11 and a P electrode 12 connected therewith, and an N type impurity diffusion layer 13 and an N electrode 14 connected therewith are provided on the surface of the light receiving face.例文帳に追加

半導体基板１０の受光面側にＰＮ接合を有し、裏面上にパッシベーション膜１８を有する太陽電池であって、受光面の表面にＰ型不純物拡散層１１とＰ型不純物拡散層１１に接続されたＰ電極１２、Ｎ型不純物拡散層１３とＮ型不純物拡散層１３に接続されたＮ電極１４とを有している太陽電池。 - 特許庁

The semiconductor device 100 has a plurality of fuse elements which include first fuse wiring 109 having a fuse cut-off intended portion 111, second fuse wiring 110 connected to an inside circuit, a first impurity diffusion layer 104 electrically connecting the first fuse wiring 109 and the second fuse wiring 110, and a second impurity diffusion layer 105, respectively.例文帳に追加

半導体装置１００は、ヒューズ切断予定部１１１を有する第１のヒューズ配線１０９と、内部回路に接続された第２のヒューズ配線１１０と、第１のヒューズ配線１０９と第２のヒューズ配線１１０とを電気的に接続する第１の不純物拡散層１０４と、第２の不純物拡散層１０５とをそれぞれ含む複数のヒューズ素子部とを有する。 - 特許庁

The aging device includes a semiconductor substrate 11, first and second diffusion layers 11A, 11B formed in a first element region AA1, a floating gate 14 formed on a channel region between the first and second diffusion layers 11A, 11B, and control gate electrodes 16 formed to be arranged at intervals of a constant spacing horizontally relative to the floating gate 14.例文帳に追加

本発明の例に係わるエージングデバイスは、半導体基板１１と、第１素子領域ＡＡ１内に形成される第１及び第２拡散層１１Ａ，１１Ｂと、第１及び第２拡散層１１Ａ，１１Ｂ間のチャネル領域上に形成されるフローティングゲート１４と、フローティングゲート１４に対して横方向に一定間隔をおいて並んで形成されるコントロールゲート電極１６とを備える。 - 特許庁

In the semiconductor device including complementary field effect transistors, a p-type impurity diffusion region 5a to become an emitter electrode of a parasitically formed bipolar transistor and an n-type impurity diffusion region 3 electrically connected to a power supply line 14 are connected by connection wiring 40 formed of a high-melting point metal silicide having n-type impurities.例文帳に追加

相補型電界効果型トランジスタを含む半導体装置において、寄生的に形成されるバイポーラトランジスタのエミッタ電極となるｐ型不純物拡散領域５ａと、電源供給線１４と電気的に接続されているｎ型不純物拡散領域３とを、ｎ型不純物を有する高融点金属シリサイドからなる接続配線４０により接続する。 - 特許庁

The NMOS transistor non-volatile semiconductor memory includes: first and second n-type diffusion layers 21, 22 formed as a source and a drain in a p-type silicon layer 20; a gate electrode 50 formed on a channel region CNL between the first and second n-type diffusion layers 21, 22 via an insulating film 30; and the charge storage layer 40 formed in the insulating film 30.例文帳に追加

ＮＭＯＳトランジスタ型の不揮発性半導体メモリは、Ｐ型シリコン層２０中にソース／ドレインとして形成された第１及び第２Ｎ型拡散層２１，２２と、第１及び第２Ｎ型拡散層２１，２２に挟まれたチャネル領域ＣＮＬ上に絶縁膜３０を介して形成されたゲート電極５０と、その絶縁膜３０中に形成された電荷蓄積層４０とを備える。 - 特許庁

In a form of embodiment, the dual-gate semiconductor device contains a low-voltage region where a first gate dielectric are formed thereon and a diffusion barrier layer containing nitrogen and oxygen is formed on the first gate dielectric, and a high-voltage region where a second gate dielectric having a thickness thicker than that of the first gate dielectric is formed thereon and the diffusion barrier layer does not exist.例文帳に追加

１つの実施の形態では、デュアルゲート半導体装置は、上に第１のゲート誘電体が形成されており、該第１のゲート誘電体の上に窒素および酸素を含む拡散障壁層が形成されている低電圧領域と、第１のゲート誘電体より厚い厚さを有する第２のゲート誘電体が上に形成されており、前記拡散障壁層が無い高電圧領域と、を含む。 - 特許庁

A semiconductor device includes a plurality of source diffusion layers 110 and a plurality of drain diffusion layers 111 (Fins) in the shape of rectangular parallelepiped which are formed on a substrate 100 consisting of silicon and arranged in parallel with a space therebetween, and a gate electrode 106 formed on the plurality of Fins while intersecting each Fin with a gate insulating film 105 therebetween.例文帳に追加

半導体装置は、シリコンからなる基板１００の上に形成され、それぞれ互いに間隔をおき且つ並列に配置された直方体状の複数のソース拡散層１１０及び複数のドレイン拡散層１１１（Ｆｉｎ部）と、複数のＦｉｎ部の上に、各Ｆｉｎ部と交差すると共にそれぞれゲート絶縁膜１０５を介在させて形成されたゲート電極１０６とを有している。 - 特許庁

To provide a method for manufacturing a semiconductor device having a fine transistor wherein not only a vicinity region of a source-drain diffusion layer but also entire source-drain region are formed with a high concentration, and obtaining an ohmic characteristic of a contact to a gate electrode of a first layer.例文帳に追加

ソース・ドレイン拡散層はソース・ドレインコンタクト付近に限らず、全体に渡って高濃度で形成されつつ、第１層目ゲート電極へのコンタクトのオーミック特性を得た微細なトランジスタを持つ半導体装置の製造方法を提供する。 - 特許庁

Accordingly, even if no member for heat diffusion is provided between a board 15 and the key sheet 12, it is possible to diffuse local heat generated by a semiconductor device 15b in the planar direction of the base sheet 13.例文帳に追加

このようにベースシート１３自体が熱拡散性シート６，２３であるため、基板１５とキーシート１２との間に熱拡散用の部材を介在させなくても、半導体素子１５ｂが発生する局所的な熱をベースシート１３の面方向へ拡散できる。 - 特許庁

Diffusion areas 112, 122 corresponding to the back gates of the respective MOS transistors T1, T2 formed on both a semiconductor substrate 100 and an n-well 110 are used as those having the same type of conductivity as that of the adjacent source areas 111S, 121S.例文帳に追加

半導体基板１００及びＮウェル１１０に形成される各ＭＯＳトランジスタＴ１，Ｔ２のバックゲートに相当する拡散領域１１２，１２２を、それぞれ隣接するソース領域１１１Ｓ，１２１Ｓと同一導電型の拡散領域とする。 - 特許庁

To obtain a wafer in which fluctuations in transistor characteristics are reduced by preventing the diffusion into silicon of Cu produced by a heat treatment such as a Cu interconnection forming process and a manufacturing method therefor, as well as to obtain a semiconductor device formed of the same wafer.例文帳に追加

Ｃｕ配線形成工程などの熱処理により発生するＣｕのシリコン中への拡散を防止してトランジスタ特性の変動を少なくさせたウェーハ及びその製造方法、このウェーハから形成された半導体装置を提供する。 - 特許庁

Separation walls(diffusion layers 14a and 14b), electrically separating a predetermined region that is a magnetic detector HP in a semiconductor substrate, are formed in configurations such that the magnetic detector HP can be made successively narrower from a substrate surface in a direction toward the inside.例文帳に追加

半導体基板内の磁気検出部ＨＰとなる所定領域を電気的に区画する分離壁（拡散層１４ａおよび１４ｂ）についてこれを、基板表面から内部へ向けて磁気検出部ＨＰを順次狭める態様で形成する。 - 特許庁

The bulk semiconductor device has a charge interrupting film 7 formed below storage nodes 1 and 2 for storing data and has a MOSFET in which a channel part 12 between diffusion layers (1, 6) of a source and a drain is electrically connected to a substrate 11.例文帳に追加

本発明のバルク半導体デバイスは、データを保持する蓄積ノード１、２の下方に電荷遮断膜７が形成され、かつ、ソース・ドレインの拡散層間（１、６）との間のチャネル部１２が基板１１と電気的に接続されているＭＯＳＦＥＴを有する。 - 特許庁

A p-type well layer 11 added with indium or the like for example is formed on an n-type semiconductor substrate 10, and n^+-type deep diffusion layers 14 that are apart from each other as source and drain areas respectively are formed on the surface of the p-type well layer 11.例文帳に追加

ｎ型半導体基板１０上に例えばインジウム等が添加されたｐ型ウェル層１１が形成され、ｐ型ウェル層１１表面に互いに離間して、ソースまたはドレイン領域となるｎ＋型ディープ拡散層１４が形成されている。 - 特許庁

A coverage rate representing the area of a region that is the sum of an impurity diffusion layer forming region and a gate electrode forming region per given area is determined to be different between the first region A1 and the second region A2 of the semiconductor substrate.例文帳に追加

ここで、所定面積あたりの不純物拡散層の形成領域とゲート電極の形成領域の和で示される領域の面積である被覆率が、半導体基板の第１の領域と第２の領域間で異なるようにする。 - 特許庁

To provide a chip type semiconductor element capable of ensuring the wettability of the solder of a gate electrode even in a bonding processing temperature which is 630°C or more, and reducing the deterioration of a withstand voltage by suppressing the diffusion of aluminum as much as possible.例文帳に追加

アルミニウムの拡散をできるかぎり抑制して、６３０℃以上の接合処理温度でもゲート電極のはんだのぬれ性を確保し、また耐電圧の劣化を抑えることのできるチップ型半導体素子及びその製造方法の提案。 - 特許庁

In this method of manufacturing a thin film transistor, the surface of the semiconductor layer of a channel section 19 is formed in a predetermined recessed and projecting surface at the time of performing channel etching for removing a prescribed ohmic layer 14 and its diffusion layer by plasma etching.例文帳に追加

本発明の薄膜トランジスタの製造方法は、所定のオーミック層１４およびその拡散層をプラズマエッチングにより除去するチャンネルエッチングを行うとき、チャネル部１９の半導体層表面を予め定めた凹凸にすることとした。 - 特許庁

To inexpensively provide quartz glass usable for various kinds of optical material, a member for manufacturing a semiconductor and a member for manufacturing a liquid crystal and having high transmittance to ultraviolet light, visible light and infrared light, high purity and high heat resistance and the low diffusion rate of Cu ion.例文帳に追加

各種光学材料、半導体製造用部材、液晶製造用部材に利用可能な、紫外線、可視光線、赤外線の透過率が高く、高純度で耐熱性の高く、Ｃｕイオンの拡散速度の遅い石英ガラスを安価に提供する。 - 特許庁

To provide a semiconductor element which reduces a current leakage via a clad layer and prevents the diffusion of an injected carrier in between a core layer in a region having a first function and a core layer in a region having a second function.例文帳に追加

半導体素子において、クラッド層を経由する電流リークを低減するとともに、第１の機能を有する領域のコア層と第２の機能を有する領域のコア層との間で、注入されたキャリアが拡散してしまうのを抑制する。 - 特許庁