「test timing」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

The ability evaluation device acquires a plurality of intermediate products produced in a process wherein the test subject creates the final product in prescribed timing, and stores time at the time of acquiring each intermediate product.例文帳に追加

被験者が最終成果物を作成する過程で生成された複数の中間成果物を所定のタイミングで取得し、各々の該中間成果物を取得する時点の時刻を記憶しておく。 - 特許庁

To provide a semiconductor element testing apparatus capable of improving test efficiently and reducing manufacturing costs by generating a constitution, which has been used for generating timing in a conventional apparatus, only by a time delay.例文帳に追加

従来装置においてタイミング生成のために使用した構成を時間遅延だけで生成し、テスト効率及び製造コストを低減することができる半導体素子のテスト装置を提供する。 - 特許庁

The semiconductor-testing apparatus that is requested to generate a timing edge pulse of a period M that is different from a period N that is the testing period of the semiconductor-testing apparatus has a period- converting means for generating a timing edge pulse of a period M that is different from a period N of a test rate without applying a specific number of plurality of timing sets that the semiconductor-testing apparatus has.例文帳に追加

半導体試験装置の試験周期である周期Ｎとは異なる異周期Ｍのタイミングエッジパルスの発生を行うことが求められる半導体試験装置において、半導体試験装置が備える所定複数個のタイミングセットを適用すること無く、テストレートの周期Ｎとは異なる異周期Ｍのタイミングエッジパルスが発生できる周期変換手段を備える、半導体試験装置。 - 特許庁

At the time of a burn-in test or at the time of a stress test, row decode-signals RD0-RD15 are outputted simultaneously from a row decoder section 9 of each block, each word line drive timing control signal generating circuit 17 generates row post decode-signals RPD0-RPD15 to which the row decode signals RD0-RD15 are delayed in order.例文帳に追加

バーンイン試験時又はストレス試験時には、各ブロックのロウデコーダ部９からロウデコード信号ＲＤ０〜ＲＤ１５が同時に出力されるが、各ワード線駆動タイミング制御信号発生回路１７は前記ロウデコード信号ＲＤ０〜ＲＤ１５を順番に遅延したロウポストデコード信号ＲＰＤ０〜ＲＰＤ１５を発生する。 - 特許庁

The observable test point 110 includes a delay element 112 for delaying, by the duration of propagation from a node of the observable test point 110 to the output terminal 105 in the subsequent logical path 130, a timing at which a failure detecting section 111 detects a delay-failure-related signal propagated from the logical path 130.例文帳に追加

可観測性テストポイント１１０は、論理パス１３０から伝搬された遅延故障に関する信号を故障検出部１１１に検出するタイミングを、可観測テストポイント１１０の接続地点から出力端子１０５までの後段の論理パス１３０の伝搬時間分遅延させる遅延素子１１２を備えている。 - 特許庁

The main and sub-trigger signals of timing suitable for the maximum writing density and a given test pattern are generated so as to enable operations of a writing test mode such as the color shift or the like, using the period other than the transfer time of the print output image from the copy application board, to transfer the generated patterns to the LDBs adapting the patterns to the trigger signals.例文帳に追加

又コピーアプリからの印刷出力画像の転送時以外の期間を利用し、色ずれ等の書き込みテストモードの動作を可能にすべく、最大書き込み密度に適合するタイミングの主副トリガ信号、所定のテストパターンを生成し、生成したパターンをトリガ信号に合わせ込んでＬＤＢに転送する。 - 特許庁

A reference path 200 is provided with a second comparator 100 comparing a test signal 20 with a second threshold Vth2 to supply a second comparison signal 100A, and a second sampling device 260 receiving both a second timing signal 270 comprising a plurality of consecutive secondary timing marks and the above second comparison signal 100A as input signals.例文帳に追加

基準経路２００は、試験信号２０を第２の閾値Ｖth2と比較し、第２の比較信号１００Ａを供給する第２の比較器１００、複数の連続する第２のタイミングマークからなる第２のタイミング信号２７０とともに第２の比較信号１００Ａを入力として受信する第２のサンプリング装置２６０を備える。 - 特許庁

To solve a problem that an electrical length between a reference pin and a skew adjustment part has been measured upon timing calibration, which causes an increase in a circuit scale and the impossibility of calibration of a Tpd matching error of a comparator in the skew adjustment part and a comparator in a test pin, and consequently the timing can not be calibrated accurately.例文帳に追加

タイミング校正時に、基準ピンとスキュー調整部間の電気長を測定していたので、回路規模が増大し、かつスキュー調整部内のコンパレータとテストピン内のコンパレータのＴｐｄのマッチング誤差を校正できないので、タイミングを精度よく校正することができなかったという課題を解決する。 - 特許庁

In this device, a sampling path 30 is provided with a first comparator 50 comparing a test signal 20 with a first threshold Vth1 to supply a first comparison signal 50A, and a first sampling device 60 receiving both a first timing signal 70 comprising a plurality of consecutive primary timing marks and the above first comparison signal 50A as input signals.例文帳に追加

サンプリング経路３０は、試験信号２０を第１の閾値Ｖth1と比較し、第１の比較信号５０Ａを供給する第１の比較器５０、複数の連続する第１のタイミングマークからなる第１のタイミング信号７０とともに第１の比較信号５０Ａを入力として受信する第１のサンプリング装置６０を備える。 - 特許庁

The program memory section 24 is equipped with a memory 51 memorizing the data D1 at least a part of the test condition with timing of the trigger signal Tr1, a memory 52 memorizing the data D1 with timing of the trigger signal Tr2, and a selector 53 selecting an one-side output from either the memories 51 or 52 based on the selection signal SL1.例文帳に追加

このプログラムメモリ部２４は、トリガ信号Ｔｒ１のタイミングで、試験条件の少なくとも一部であるデータＤ１を記憶するメモリ５１と、トリガ信号Ｔｒ２のタイミングでデータＤ１を記憶するメモリ５２と、選択信号ＳＬ１に基づいて、メモリ５１，５２の何れか一方の出力を選択するセレクタ５３とを備える。 - 特許庁

An edge generation unit 12, on the basis of the waveform data DW, generates a set pulse and a reset pulse which are asserted with the timing of the positive edge and negative edge of the test pattern signal, respectively, and outputs them to an RS flip-flop 14.例文帳に追加

エッジ生成部１２は、波形データＤＷにもとづき、テストパターン信号のポジティブエッジ、ネガティブエッジそれぞれのタイミングでアサートされるセットパルス、リセットパルスを生成し、ＲＳフリップフロップ１４に出力する。 - 特許庁

The measuring instrument 1 outputs optical pulses toward an optical fiber line, receives return light from the optical fiber line, and stores intensity of the return light and light reception timing of the return light as test results.例文帳に追加

測定器１は、光ファイバ回線に向けて光パルスを出力するとともに、光ファイバ回線からの戻り光を受光し、戻り光の強度および戻り光の受光タイミングを試験結果として保存する。 - 特許庁

The center value or the corner value of the wiring resistance or the capacity, usable for calculating the delay time of the wiring in the timing test, is varied according to the wiring pattern or wiring density in a semiconductor chip.例文帳に追加

半導体チップ内における配線パターンまたは配線密度に応じて、タイミング検証における配線の遅延時間の計算に用いられる、配線抵抗または配線容量の中心値またはコーナ値を変化させる。 - 特許庁

A system controller 32 executes an OPC in a test area of an optical disk 10 and sets optimum recording power, while interrupts data recording at a prescribed timing during data recording and adjusts the increase and decrease of the optimum recording power.例文帳に追加

システムコントローラ３２は、光ディスク１０のテストエリアにおいてＯＰＣを実行して最適記録パワーを設定するとともに、データ記録中に所定のタイミングでデータ記録を中断し、最適記録パワーを増減調整する。 - 特許庁

The switch is connected between the first and second resistance elements, and the first resistance element and the third signal line are connected, at a direct current and a low-speed test or timing calibration.例文帳に追加

上記スイッチは、ループテストのときに上記第１と第２抵抗素子との間を接続するようにされ、直流、低速テスト又はタイミングキャブレーションのときには上記第１抵抗素子と上記第３信号線とを接続する。 - 特許庁

To provide a semiconductor storage device in which generation of noise caused by current concentration is avoided by deviating activation start timing of a plurality of banks, reliability in a parallel test is improved and increase in the circuit area is prevented.例文帳に追加

複数バンクの活性化開始タイミングをずらすことで電流集中によるノイズの発生を回避し、パラレルテストの信頼性を向上し、回路面積の増大を回避する装置の半導体記憶提供。 - 特許庁

The system controller 32 sets up the optimum recording power by carrying out OPC in the test area of an optical disk 10 and interrupts recording at a predetermined timing while recording data to adjust the optimal recording power by increasing or decreasing it.例文帳に追加

システムコントローラ３２は、光ディスク１０のテストエリアにおいてＯＰＣを実行して最適記録パワーを設定するとともに、データ記録中に所定のタイミングでデータ記録を中断し、最適記録パワーを増減調整する。 - 特許庁

To obtain a logic circuit design method and a program to let a computer execute the method therefor which make it possible to test operation with the effective speed in both system and logic BIST modes and avoid a timing error without fail.例文帳に追加

システムモードおよびロジックＢＩＳＴの双方で実スピード動作でのテストを可能とし、タイミングエラーを確実に回避できるようにしたロジック回路設計方法およびその方法をコンピュータに実行させるプログラムを得ること。 - 特許庁

The semiconductor device comprises a circuit 102 to be tested having a scan chain composed of a flip-flop; and a mode control circuit 103 for switching from the normal operation of the scan chain to the shift mode of the scan test at arbitrary clock timing.例文帳に追加

フリップフロップにより構成されたスキャンチェーンを有するテスト対象回路１０２と、任意のクロックタイミングでスキャンチェーンのノーマル動作からスキャンテストのシフトモードに切り替えるモード制御回路１０３とを備えている。 - 特許庁

In order to acquire a stable waveform by sweep of a voltage threshold and sample timing offset, the memory tester memorizes a target sequence of the prescribed number of transmitted vectors transmitted during the first pass of the test program after trigger generation.例文帳に追加

電圧閾値及びサンプルタイミングオフセットの掃引で安定した波形を得るため、メモリテスタは、トリガ発生後のテストプログラムの最初のパス間に発信された所定数の送信ベクトルのターゲットシーケンスを記憶する。 - 特許庁

A determining means 140 inputs the output signal of the semiconductor device 500 to be tested, performs a determination by use of a part of the test pattern and a determining timing signal and outputs the determination result to the outside.例文帳に追加

判定手段１４０は、被試験対象の半導体デバイス５００の出力信号を入力し、テストパターンの一部と判定用タイミング信号を用いて判定を行ない、判定結果を外部に出力する。 - 特許庁

A plurality of waveform generating circuits generates the test waveform of each continuous pattern data from the continuous pattern data generated in the pattern generating circuit and the clock for determining the change timing of each continuous pattern data generated in an edge generator.例文帳に追加

複数の波形発生回路は、パターン発生回路で発生した連続パターンデータと、エッジ発生器で発生した各連続パターンデータの変化タイミングを決定するクロックとから、各連続パターンデータのテスト波形を発生する。 - 特許庁

By paying attention that the rupture of an outermost soldering part causes the failure in BGA, a rupture regression line is created based on FEM stress calculation at the site and a chill impact test, and various BGA rupture timing is estimated.例文帳に追加

ＢＧＡの不良原因が最外半田部の破断であることに注目し、該部位のＦＥＭ応力計算及び冷熱衝撃試験を基に破断回帰線を作成し、様々なＢＧＡの破断時期を予測する。 - 特許庁

Thereby, as the amount of light of a light emitting element is measured in a light exposing period for printing the page for the test pattern, it becomes possible to measure the amount of light suppressing the influence on timing of an ordinary printing operation.例文帳に追加

これにより、テストパターンのページを印刷するための露光期間において発光素子の光量を計測するので、通常の印刷動作タイミングへの影響を抑制した光量計測が可能となる。 - 特許庁

To achieve a semiconductor tester for correcting a timing error due to a fluctuation in an input capacitance of each terminal of a DUT when the DUT is tested, and improving a yield of the DUT during a test.例文帳に追加

ＤＵＴ試験にあたってＤＵＴの端子ごとの入力容量のバラツキに起因するタイミング誤差を補正し、試験におけるＤＵＴの歩留まりを向上させることができる半導体試験装置を実現すること。 - 特許庁

The setting value to which the offset quantity is added is set in a register 16, and a signal generation device 11 generates the test signals T1-Tn and a strobe signal ST at the timing according to the set content of the register 16.例文帳に追加

オフセット量が加算された設定値はレジスタ１６に設定され、信号発生装置１１はレジスタ１６の設定内容に応じたタイミングで試験信号Ｔ１〜Ｔｎ及びとストローブ信号ＳＴを発生する。 - 特許庁

To measure whether a signal to be given to each circuit block by a voltage reduction detection circuit is sent at normal timing or not by one time test.例文帳に追加

本発明は、減電圧検出回路が各回路ブロックに与える信号を正常なタイミングで送出しているか否かを、一回のテストで測定することが可能な半導体集積回路装置を提供することを目的とする。 - 特許庁

To provide a semiconductor test method and a semiconductor testing device capable of determining propriety of each level and timing of differential signals Pos and NegPos individually, relative to DUT having a differential output Pos/Neg.例文帳に追加

差動出力Ｐｏｓ／Ｎｅｇを有するＤＵＴについて、差動信号ＰｏｓとＮｅｇＰｏｓのレベルとタイミングの良否を個別に判定できる半導体試験方法および半導体試験装置を提供すること。 - 特許庁

To provide a semiconductor test device capable of reducing the number of strobe signals between a TG (Timing Generator) and a DC(Digital Comparator) by integrating and supplying an edge strobe signal and a multiwindow strobe signal of the TG.例文帳に追加

ＴＧ側においてエッジストローブ信号とマルチウィンドウストローブ信号とを１本に統合して供給することでＴＧとＤＣ間におけるストローブ信号の本数を低減可能とする半導体試験装置を提供する。 - 特許庁

To solve the problem it is difficult to confirm whether there is a sufficient time difference between pieces of timing where the output of routes in a competitive relationship is connected to a common later-stage circuit in a normal operation test of a semiconductor integrated circuit.例文帳に追加

半導体集積回路の通常の動作テストで、競合関係にある経路の出力が共通の後段回路に接続されるタイミング間に十分な時間差があるか否かを確認することは難しい。 - 特許庁

A walking test is performed by allowing a worker to move within the monitored space, thereby obtaining measurement data obtained by associating the position of a human image within the image and the signal level of a detection signal of a sensor part at a measurement timing with each other.例文帳に追加

監視空間内での作業員が移動してウォークテストを行い、測定タイミングにおける画像内での人像の位置とセンサ部の検知信号の信号レベルとを対応付けた測定データを取得する。 - 特許庁

A video audio synchronization reproducer comprises: a delay synchronization circuit for performing a synchronization processing of the video signal and the audio signal by delaying the audio signal; and a test signal output circuit for outputting a test audio signal including the audio signal which isochronally appears, and a test video signal including the video signal which appears at the same timing as the audio signal isochronally appearing, respectively.例文帳に追加

映像音声同期再生装置が、音声信号を遅延して映像信号と音声信号との同期処理を行う遅延同期回路と、等時間間隔で出現する音声信号を含む試験音声信号、および、等時間間隔で出現する音声信号と同一タイミングで出現する映像信号を含む試験映像信号、をそれぞれ出力する試験信号出力回路と、を有する。 - 特許庁

A scan test signal DT in a preceding period inputted from an input terminal is inverted by a signal selection means 105 and held by an output signal holding means 103, and the held inverted value data are outputted at a timing of a rising edge of the next clock signal CK, to thereby input surely the inverted signal of the scan test signal DT into a circuit of a scan test object.例文帳に追加

入力端子より入力された１つ前の周期のスキャンテスト信号ＤＴを信号選択手段１０５により反転させて出力信号保持手段１０３に保持し、次のクロック信号ＣＫの立ち上がりエッジのタイミングにおいて、その保持された反転値データを出力することにより、スキャンテスト信号ＤＴの反転信号をスキャンテスト対象の回路に確実に入力する。 - 特許庁

To provide a semiconductor memory which can easily and accurately discriminate a contact state of an external terminal by same simple timing as that in normal operation without adding an exclusive terminal for test after mounting a semiconductor chip on a board.例文帳に追加

半導体チップをボードに実装後、専用の試験用端子を追加しなくても、通常動作と同じ簡易なタイミングによって、容易に精度良く、外部端子のコンタクト状態を判定することができる半導体記憶装置を提供する。 - 特許庁

As the input signal is delayed by the delay circuit 2, signals with time difference are input to the data input terminal D of the latch circuit 1 and the timing input terminal T to perform a test to guarantee a setup time and a hold time.例文帳に追加

該入力信号は遅延回路により遅延されるため、時間差を持った信号がラッチ回路１のデータ入力端子Ｄとタイミング入力端子Ｔに入力されてセットアップ時間及びホールド時間の保証テストが実施される。 - 特許庁

Phase relation of a sense amplifier activating signal S0N and a word line activating signal RXT is set to different phase from the time of normal operation in a test mode, and margin of timing of read operation and restoring operation can be evaluated.例文帳に追加

センスアンプ活性化信号Ｓ０Ｎとワード線活性化信号ＲＸＴの位相関係をテストモードにおいて通常動作時と異なる位相に設定し、読出動作やリストア動作のタイミングのマージンを評価することができる。 - 特許庁

To provide a digital data arithmetic unit that enables minimum testing terminals and a test on a peripheral circuit as an external interface with the same normal signal transmission path and timing by a simple structure.例文帳に追加

テスト用に設ける端子を最小限にするとともに、簡単な構成で外部とのインターフェイスを司る周辺回路のテストを通常時と同じ信号伝達経路及びタイミングで行うことができるデジタルデータ演算装置を提供する。 - 特許庁

To provide an apparatus for testing semiconductor integrated circuits capable of measuring the frequency characteristics of the power current of an object to be measured at any timing regardless of whether a test pattern is impressed onto the object to be measured or not.例文帳に追加

被測定対象に対して試験パターンを印加しているか否かに拘わらず、任意のタイミングで被測定対象の電源電流の周波数特性を測定することができる半導体集積回路試験装置を提供する。 - 特許庁

To minimize the test time, the timing generators reused in the 2nd step have programming modifications from the time plate implemented in the 1st step to the time plate implemented in the 2nd step carried out at a minimum frequency.例文帳に追加

テスト時間を最小限にするために、第２のステップで再使用されるタイミング発生器は、第１のステップの間に実施されるタイムプレートから第２のステップに対して実施されるタイムプレートへのプログラミング変更を最小限の回数だけ課す。 - 特許庁

Moreover, the test circuit 1 outputs the generated one shot pulse signal and a plurality of the address signals in which at least one address signal out of a plurality of the address signals is reversed as the column address signals when the timing signal falls.例文帳に追加

また、テスト回路１は、タイミング信号が立ち下がるとき、生成したワンショットパルス信号と、複数のアドレス信号のうち少なくとも１つのアドレス信号を反転させた当該複数のアドレス信号をカラムアドレス信号として出力する。 - 特許庁

The load characteristics data on a model test piece at each timing of rock compressing tests is stored in a storage means 2, is read by an address generator 3 which generates an address according to a clock from the function generator 1, and is inputted to an amplifier 13 for load as a signal corresponding to a load of a virtual test piece.例文帳に追加

記憶手段２には岩石圧縮試験の各タイミングにおけるモデル試験片の荷重特性データが格納されており、これを前記関数発生器１からのクロックに対応してアドレスを発生するアドレス発生器３により読み出して、仮想試験片の荷重に対応する信号として、荷重用増幅器１３に入力する。 - 特許庁

In this trace circuit 1 to output trace data of a CPU, a FIFO memory 20 as a memory for output adjustment to adjust timing of output of the trace data and a developing device 11 to convert access data of the CPU into bit width for one word of the FIFO memory and to generate the bit pattern data for test to be used for the test of the FIFO memory are provided.例文帳に追加

ＣＰＵのトレースデータを出力するトレース回路１において、トレースデータの出力のタイミングを調整する出力調整用メモリであるＦＩＦＯメモリ２０と、ＣＰＵのアクセスデータをＦＩＦＯメモリの１ワード分のビット幅に変換し、ＦＩＦＯメモリの試験に用いる試験用ビットパターンデータを生成する展開器１１とを有する。 - 特許庁

The delivering circuit 132 includes a rate generator 144, a fail capture control 146 which specifies a defective cell and performs an output to the outside, a timing generator 148 which generates a timing signal based on a reference test frequency signal, and a pattern generator 150 which outputs an address signal for reading pattern information from the outside to the outside.例文帳に追加

受け渡し回路１３２は、レイト・ジェネレータ１４４と、不良セルを特定して、外部に出力するフェイル・キャプチャー・コントロール１４６と、基準試験周波数信号を基に、タイミング信号を発生するタイミング・ジェネレータ１４８と、パターン情報を外部から読み出すためのアドレス信号外部に出力するパターン・ジェネレータ１５０とを備える。 - 特許庁

In this semiconductor device testing device, a waiting time proportional to the stopping time of a device power source up to the application timing of power source to the auxiliary circuit and the device to be tested is generated from the application timing, and the test is started after the delay of this waiting time, whereby the influence of the jitter generated in the auxiliary device is removed.例文帳に追加

補助回路と被試験半導体デバイスに電源を印可したタイミングからその印可タイミングに至るまでにデバイス電源が停止していた時間に比例する待ち時間を発生させ、この待ち時間の遅延後に試験を開始させることにより補助回路で発生するジッタの影響を除去する構成とした半導体デバイス試験装置を提供する。 - 特許庁

The fine timing setting having freedom in adjustment of the first internal clock signal is performed, by taking the test clock signal (ECLK) for timing adjustment from the outside (tester 10) of the chip or from the outside of the mounting substrate where the chip is loaded by a signal selection circuit 6a or the like and replacing the signal as a second internal clock signal.例文帳に追加

この第１の内部クロック信号を信号選択回路６ａなどによりチップの外（テスタ１０）から又はチップが搭載された実装基板の外からタイミング調整のためのテストクロック信号（ＥＣＬＫ）を取込んで第２の内部クロック信号として置き換えることにより、調整に自由度があり、且つ微細なタイミング設定を行う。 - 特許庁