「Bit a」に関連した英語例文の一覧と使い方(396ページ目) - Weblio英語例文検索

Further the cuts formed on the blades prevent the driver bit from getting on a cross line formed by an engagement groove of the engagement hole of the screw and a projecting plane, even when the blade part idles in a little gap before it abuts on an engagement wall of the engagement groove of the screw.例文帳に追加

また、羽根部がねじの係合溝の係合壁に当接するまで僅か隙間があり、空転することになっても、羽根の切り欠きにより、ドライバビットがねじの係合穴の係合溝と突状平面とが形成する交叉線上に乗り上げることがない。 - 特許庁

To provide a solid-state image pickup device that can enhance the resolution without reducing an aperture ratio by providing m-sets (m≥3) of photosensitive sections (photo diodes) with respect to each bit of a vertical shift register that is a transfer means.例文帳に追加

本発明は、転送手段となる垂直シフトレジスタ１ビットに対して、ｍ個（ｍ≧３）の感光部（フォトダイオード）が配置されることによって、開口率の低下を招くことなく解像度の向上を図ることができる固体撮像装置を提供することを目的とする。 - 特許庁

To quickly adjust the phase deviation of an output signal of a local oscillator from a carrier wave of an input signal in an OFDM receiver for the digital quadrature demodulation and reduce the bit error of a demodulated signal based on the phase deviation.例文帳に追加

デジタル直交復調を行うＯＦＤＭ受信機において、入力信号の搬送波とＯＦＤＭ受信機内の局部発振器の出力信号の位相ずれを迅速に調整し、位相ずれに基づく復調信号の符号の誤りを低減させる。 - 特許庁

This dynamic image encoder receives uncompressed regulated dynamic image data, has a quantization means and a rate correcting data generating means for generating rate correcting data, i.e., data used when a bit rate is changed, and generates dynamic image data having the rate correcting data in addition to an ordinary dynamic image stream.例文帳に追加

非圧縮の動画データを入力とし、量子化手段と、ビットレート変更時に使用するデータであるレート補正用データを作成するレート補正用データ作成手段を備え、通常の動画ストリームの他にレート補正用データを併せ持つ動画データを作成する。 - 特許庁

A second image memory 17 sequentially stores K, C, M, Y recording image data including pixels each comprising 1 bit generated by a color conversion / binary coding processing section 16 and a recording section 18 sequentially reads and records the image data of each color component in units of 2 pages and color recording processing is applied to the image data.例文帳に追加

第２画像メモリ１７に、色変換・２値化部１６で生成される記録用の各画素１ビットのＫ，Ｃ，Ｍ，Ｙの画像データを順次格納し、各色成分の画像データを２ページ単位で記録部１８へ順次読み出してカラー記録処理を行う。 - 特許庁

The encoding parameter control circuit selects a control parameter according to the bit rate from a table on which a plurality of control parameters to control the operation of the CELP encoding circuit on the basis of the calculated frame length are written, and outputs it to the CELP encoding circuit.例文帳に追加

符号化パラメータ制御回路は算出したフレーム長に基づいてＣＥＬＰ符号化回路の動作を制御する制御パラメータが複数記載されたテーブルの中からビットレートに応じて制御パラメータを選択し、ＣＥＬＰ符号化回路に出力する。 - 特許庁

The high resolution estimate signal restoration section 111 decodes the bit stream to obtain a parameter for restoring a high resolution estimate signal, uses the parameter to restore the high resolution estimate signal from a base layer decode signal and outputs the restored signal to the enhancement layer decode section 112.例文帳に追加

高解像度推定信号復元部111は、ビットストリームを復号して高解像度推定信号を復元するためのパラメータを得、そのパラメータを用いて、ベースレイヤデコード信号から高解像度推定信号を復元し、その信号をエンハンスメントレイヤデコード部112へ出力する。 - 特許庁

To provide an image processor with an inexpensive apparatus configuration that can attain image quality improvement equivalent to that of prior arts in which a binary image subjected to bit map expansion is converted into a multi-value image in a form realizing change of the resolution without the need for increasing the memory capacity and the processing load.例文帳に追加

ビットマップ展開された２値画像の多値画像への変換を解像度変更が可能な形で行う従来技術と同等の画質向上効果をメモリ容量の増大なく、処理の負担も大きくせずに、低コストな装置構成にて対応可能とする。 - 特許庁

A mobile terminal 3 includes a data processing part 22, which measures the standard deviation of Eb/I0, i.e., a ratio between signal power Eb set per bit at the receiving side and interference power I0 set per Hz and changes the control width of transmission power, in response to the measured standard deviation.例文帳に追加

、移動端末２に、受信側の１ビット当たりの信号電力Ｅｂと１Ｈｚ当たりの干渉電力Ｉ０との比であるＥｂ／Ｉ０の標準偏差を測定しそれに基づき送信電力制御の制御幅を変更させるデータ処理部２２を設ける。 - 特許庁

To provide an OFDM signal receiver having an improved bit error rate in which a digital intermediate frequency signal obtained through digital conversion of receiving signals of a plurality of receiving systems 1 and 2 subjected to in-phase addition has a power of specified level or above.例文帳に追加

複数受信系統１、２の受信信号を同相加算した加算中間周波信号をデジタル変換したデジタル中間周波信号の電力量が所定値以上あり、改善されたビットエラーレートを有するＯＦＤＭ信号受信装置を提供する。 - 特許庁

In one embodiment, the method comprises the steps for: performing an analysis corresponding to a sequence of drawing commands that create a bit-map when executed (101) and for generating a set of image segments based on the analysis corresponding to the sequence of drawing commands (102).例文帳に追加

一実施形態に従った方法は、実行時にビットマップを作成する描画コマンドシーケンスに関し、それに対応する解析を実行する段階（101）、及びこの描画コマンドシーケンスに対応する解析に基づいて、一組の画像セグメントを生成する段階（102）を有する。 - 特許庁

In the FIFO system buffer device 161 of different input and output transfer bit numbers, a controller 310 jumps input and output pointers according to given conditions after data transfer of a given unit (for example, sector unit) to a buffer memory part 300.例文帳に追加

入出力転送ビット数の異なるＦＩＦＯ方式のバッファ装置１６１において、コントローラ３１０は、バッファメモリ部３００に対する所定単位（例えばセクタ単位）のデータ転送終了後に、入出力ポインタを所定の条件に従ってジャンプさせる。 - 特許庁

This ferroelectric memory device comprises a plurality of parallel word lines extending in the first direction, a plurality of parallel bit lines extending in the second direction intersecting the first direction and a plurality of parallel plate lines extending in the first direction.例文帳に追加

本発明よる強誘電体メモリ装置は、第１方向に沿って伸長する複数の並列ワードライン、第１方向を横切る第２方向に沿って伸長する複数の並列ビットライン、そして、第１方向に沿って伸長する複数の並列プレートラインを含む。 - 特許庁

The configuration of a digital system having a programmable logic device and an embedded logic is performed from a configuration source for supplying the single serialized configuration bit stream for performing both the programmable logic device and the embedded logic.例文帳に追加

プログラマブル・ロジック・デバイスおよび埋め込みロジックを有するディジタル・システムのコンフィグレーションを、プログラマブル・ロジック・デバイスおよび埋め込みロジックの両方のコンフィグレーションを行うための単一のシリアル化されたコンフィグレーション・ビット・ストリームを供給するコンフィグレーション・ソースから行う。 - 特許庁

In a line test, the problem that a circuit scale becomes large or the like because a checking circuit has to be provided in each package to discriminate the faulty package can be dealt with by one checking circuit even when the number of packages is large by adding the diagnostic bit to each package.例文帳に追加

回線試験において、障害パッケージを識別するのに各パッケージにチェック回路を設けなくてはならないために回路規模が大きくなる等の問題を、診断ビットを各パッケージに付加することにより、パッケージの枚数が多くても、チェック回路が一つにできる。 - 特許庁

The drive motor 3 has a cylinder rotor in which the rotary shaft 11 is penetrated and integrally provided, and a cylindrical stator provided on the outer peripheral face of the rotor, and uses a high speed rotation direct type motor by directly rotating the core bit 9.例文帳に追加

駆動モータ３として、回転軸１１が貫通されて一体に設けられた筒状のロータと、ロータの外周面に設けられた円筒状のステータとを有し、コアビット９を直接回転させることにより高速回転可能なダイレクトタイプのモータを用いる。 - 特許庁

When an addition block 30 adds the multiplication value w.xi to find an addition value yj, a normal random number generation block 40 generates random numbers following a normal distribution with the addition value yj set to a mean value and outputs code bit sign of the generated random numbers.例文帳に追加

この乗算値ｗ・ｘ_i を加算ブロック３０が加算して加算値ｙ_j を求めると、正規乱数生成ブロック４０は、加算値ｙ_j を平均値とする正規分布に従う乱数を生成し、当該生成した乱数の符号ビットｓｉｇｎを出力する。 - 特許庁

To provide a method for automatically discriminating an access mode of a serial memory of an interface based upon an SPI to which a response bit is not imparted.例文帳に追加

シリアスメモリのＤｏポートから出力される読み出しデータの先頭の応答ビットと読み出しコマンドの先頭との時間間隔を検出し、この時間間隔によってメモリサイズを判定する方法は、応答ビットが付与されていないＳＰＩ準拠のシリアルメモリには適用できない - 特許庁

A switch 10 is arranged so that the further a local data line 4 is relatively apart from an output amplifier 6, the shorter the maximum transmission time of a bit in the local data line 4 is for the other local data line 4 simultaneously required for synchronous memory access.例文帳に追加

スイッチ１０は、ローカルデータライン４が、同期メモリアクセスにあたり同時に必要とされる他のローカルデータライン４に対して相対的に出力増幅器６から離れるほどローカルデータライン４におけるビットの最大伝播時間が短くなるように配置されている。 - 特許庁

At writing operation, a write data output means (for example, a pull-up circuit 100) is provided, wherein one (for example, a level "H") of complementary write-data signals WBL, WBLB is output to one of readout bit line pairs RBL, RBLB, which corresponds to the level.例文帳に追加

書き込み動作時に、相補的な書き込みデータ信号ＷＢＬ，ＷＢＬＢの内の一方（例えば、レベル“Ｈ”）を、読み出しビット線対ＲＢＬ，ＲＢＬＢの内の対応する一方に出力する書き込みデータ出力手段（例えば、プルアップ回路１００）を設ける。 - 特許庁

The statistic multiplex system 1 is provided with image encoders 2i that encode program data Si, a multiplexer 6 that multiplexes output data from the image encoders 2i, and a statistic multiplex controller 5 that assigns a bit rate to each of the image encoders 2i.例文帳に追加

統計多重システム１は、番組データＳ_iを符号化する複数の画像符号化装置２_iと、各画像符号化装置２_iの出力データを多重化する多重化装置６と、各画像符号化装置２_iにビットレートを割り当てる統計多重制御装置５とを備えている。 - 特許庁

Though a 0-255th gradation of an 8-bit liquid-crystal display panel 134 is normally used, when gradation changes greatly between a right-eye image R and a left-eye image L which are consecutive, the dynamic range of the gradation of video signals is narrowed to 16-240th gradation.例文帳に追加

通常は８ビットの液晶表示パネル１３４の０〜２５５階調を用いるが、連続する左眼用画像Ｌと右眼用画像Ｒの間で階調変化が大きいときには、映像信号の階調のダイナミック・レンジを１６〜２４０階調に狭くする。 - 特許庁

Since the error transfer function of each bit is brought into a higher order least value accompanied by the mismatch of capacitance in this way, even if a binary code Din takes any value, an output error accompanied by the mismatch of capacitance can be suppressed to a least value at all times.例文帳に追加

これにより、各ビットのエラー伝達関数を静電容量のミスマッチに関して高次の微少量にすることができるため、バイナリコードＤｉｎがどのような値であっても、静電容量のミスマッチに伴う出力誤差を常に微小な値に抑制することができる。 - 特許庁

Before stress is applied to a semiconductor storage device, a plurality of sense amplifiers are kept inactive while a plurality of memory cells are activated, and each bit line is individually charged using global input/output lines GIOB<0> to <7> and GIOT<0> to <7>.例文帳に追加

半導体記憶装置にストレスを印加するのに先立ち、複数のメモリセルを活性化する一方、複数のセンスアンプは非活性状態を維持し、グローバル入出力線ＧＩＯＢ＜０＞〜＜７＞、ＧＩＯＴ＜０＞〜＜７＞を利用して各ビット線に個別に充電を行う。 - 特許庁

Because the number of the logical zones of sorting destinations in each the logical zone becomes the nth power of 2 even when a total number of the logical zones is not the nth power of 2, the logical zone of the sorting can be distinguished on the basis of a value of a bit of the partial LBA.例文帳に追加

論理ゾーンの総数が２のべき乗個でない場合であっても、各論理グループにおける振り分け先の論理ゾーンの個数は２のべき乗個になるので、ＬＢＡの一部のビットの値に基づいて、振り分けの論理ゾーンを判別することができる。 - 特許庁

The reception system 220 of a data reproducing device 200 receives the data stream, discriminates the added null packet according to the identification code, eliminates the null packet and outputs a data stream coinciding with that of the MPEG 2 encoder 110 of a bit rate Abps to an MPEG decoder 210.例文帳に追加

データ再生装置２００の受信システム２２０は、これを受信し、付加されたＮＵＬＬパケットを識別コードにより判別して削除し、ビットレートＡｂｐｓのＭＰＥＧ２エンコーダ１１０と一致するデータストリームをＭＰＥＧ２デコーダ２１０へ出力する。 - 特許庁

The output part 7 makes the respective bits of a second digital data signal correspond to a plurality of blocks time sequentially formed synchronously with the transmitted synchronizing signals and in accordance with the presence/absence of such bit signals, a second high frequency signal is modulated and transmitted to the outside.例文帳に追加

出力部７は、伝送された上記同期信号に同期させて時系列的に形成した複数区間に対して第２のデジタルデータ信号の各ビットを対応させ、そのビット信号の有無によって第２の高周波信号を変調して外部へ伝送する。 - 特許庁

A solid state image pickup device 100 includes: a plurality of AD conversion sections 140 disposed to each respective column for converting a pixel signal 151 converted by each of a plurality of unit pixels 111 arranged in the corresponding column into N-bit digital data 154; and a plurality of data holding sections 141 disposed to respective columns.例文帳に追加

本発明に係る固体撮像装置１００は、列毎に一つ設けられ、対応する列に配置された複数の単位画素１１１により変換された画素信号１５１をＮビットのデジタルデータ１５４に変換する複数のＡＤ変換部１４０と、列毎に一つ設けられた複数のデータ保持部１４１とを備える。 - 特許庁

A first method consists of a step of continuously reading bits constituting a data set from the different parts of the disk, a step of continuously correcting bit errors to confirm at least part of data read from the disk, and a step of finishing the reading when the confirmation of the data set is successfully made in the error correcting step.例文帳に追加

第１の方法は、ディスクの異なる部分から、データセットを形成するビットを連続的に読み出すステップと、ビットを連続的に誤り訂正して、ディスクから読み出されるデータの少なくとも一部を確認するステップと、誤り訂正ステップによってデータ・セットの確認に成功すると読出しを終了するステップとから成る。 - 特許庁

In each memory cell column, a bit line BL is connected with data buses DBa and DBb respectively through a drive switch at a node Na corresponding to one end side and a node Nb corresponding to the other end side, and connected with a reversed phase data bus/WDB through the drive switch in an intermediate node Nm.例文帳に追加

各メモリセル列において、ビット線ＢＬは、一端側に相当するノードＮａおよび他端側に相当するノードＮｂにおいて、駆動スイッチをそれぞれ介してデータバスＤＢａおよびＤＢｂと接続され、中間ノードＮｍにおいて、駆動スイッチを介して逆相データバス／ＷＤＢと接続される。 - 特許庁

To provide a voltage setting circuit and a voltage setting method, for performing correction of setting voltage after packaging with high accuracy and high yield by using a fuse for writing of bit data to a storage means and appropriately determining whether blowout of the fuse is performed or not, and a semiconductor integrated circuit device using the same.例文帳に追加

溶断ヒューズを記憶手段のビットデータ書き込みに用い、溶断ヒューズの溶断が行われたか否かを適切に判定し、パッケージング後の設定電圧の補正を高精度かつ高い歩留まりで行うことができる電圧設定回路及び電圧設定方法、並びにこれを用いた半導体集積回路装置を提供する。 - 特許庁

To provide a constant amplitude binary quadrature modulation and demodulation apparatus with which power consumption of a system is small, an inexpensive power amplifier can be produced, resistance to interference is secured, data can be transmitted in a bulk transmission rate or a variable transmission rate, and an error can be corrected by using a parity bit in modulation.例文帳に追加

システムの消費電力が低く、安価な電力増幅器を製造することが可能で、干渉に対する耐性を確保し、大容量の伝送レートや可変伝送レートでデータを伝送することが可能で、変調時にパリティビットを用いてエラーを訂正できる定振幅２進直交変調及び復調装置を提供する。 - 特許庁

To provide a high quality and high speed optical communication system for avoiding occurrence of error floor by making error correction on a number of residual errors caused by soft decision decoding of an inner code in accordance with an outer code for suppressing an increase in a transmission rate even on a transmission line where a higher bit error may occur.例文帳に追加

より高いビット誤りが生じる伝送路においても、内符号の軟判定復号による多くの残留エラーを、伝送速度の上昇を抑えることが可能な外符号により誤り訂正することで、エラーフロアの発生を回避し、高品質で高速な光通信システムを提供することを目的とする。 - 特許庁

Input data from an input terminal 1 are stored in a data storage part 4a of a storage circuit 4, and input parity corresponding to the input data is generated by a parity generating circuit 7, delayed by ≥1 bit through a write address delay circuit 8, and stored in a parity storage part 4b of the storage part 4a.例文帳に追加

記憶回路４のデータ記憶部４ａに入力端子１からの入力データを記憶すると共に、この入力データに対応する入力パリティをパリティ生成回路７で生成し、書き込みアドレス遅延回路８で１ビット以上遅延させて記憶回路４のパリティ記憶部４ｂに記憶させる。 - 特許庁

The failure analysis device includes: a classification part for performing the classification of failure types in a fail bit map corresponding to each layer; a storage part for storing a rule for combining the defective cells of the different layers; and a determination part for performing the grouping of the classification results matched with the rule among the classification results of the classification part.例文帳に追加

本実施形態の不良解析装置は、各レイヤに対応するフェイルビットマップにおける不良タイプの分類を行う分類部と、異なるレイヤの不良セルを組み合わせるためのルールを格納する記憶部と、前記分類部による分類結果のうち前記ルールに合致する分類結果をグループ化する判定部と、を備える。 - 特許庁

This floating point arithmetic circuit is provided with: a first arithmetic unit 101 for outputting a first arithmetic result; a second arithmetic unit 102 for outputting a second arithmetic result; and a comparator circuit 103 for comparing predetermined bit width about the first arithmetic result and the second arithmetic result.例文帳に追加

上記課題を解決するために、浮動小数点演算回路に、第１の演算結果を出力する第１の演算器１０１と、第２の演算結果を出力する第２の演算器１０２と、第１の演算結果と第２の演算結果とについて所定ビット幅の比較を行う比較回路１０３と、を備える。 - 特許庁

To increase density by detecting a light quantity itself as well as a spot intensity distribution based on a difference signal between light receiving areas facing each other in forming a bit and reading the disk of an optical pickup device to greatly increase the number of marks or mark patterns in a disk surface spot.例文帳に追加

光ピックアップ装置のディスクのビット形成と読み出しにおいて、受光対向領域の差信号でスポットの強度分布を検知するのと同時に、光量自体をとるようにし、ディスク面スポット内に入れられるマークの数あるいはマークのパターンを大幅に改善し、一層の高密度化を図ることを目的とする。 - 特許庁

A mask coordinate calculation processing part 11 calculates a start position of the mask pattern to maximize the number of bit ON pixels in a pattern in which the mask operation of a source pattern and the mask pattern is performed, and a mask plotting processing part 12 performs the mask operation of the mask pattern deviated to the start position calculated by the mask coordinate calculation processing part 11 and of the source pattern.例文帳に追加

マスク座標計算処理部１１はソースパターンとマスクパターンをマスク演算したパターンにおけるビットＯＮ画素数が最大になるようなマスクパターンの開始位置を計算し、マスク描画処理部１２はマスク座標計算処理部１１により計算された開始位置にずらしたマスクパターンとソースパターンとをマスク演算する。 - 特許庁

A device includes a network IF part 40 for measuring a transmittable band of the network and an encoding part 30 for determining the maximum instantaneous output bit rate in accordance with the transmittable band of the network, collects transmission delay information requested by the receiving terminal in a network camera and compresses the transmission delay information to an encoded amount that satisfies a different delay request.例文帳に追加

ネットワークの伝送可能帯域を測定するネットワークＩＦ部４０とネットワークの伝送可能帯域に応じて，瞬間最大出力ビットレートを決定する符号化部３０を備え，受信端末が要求する伝送遅延情報をネットワークカメラに集め，異なる遅延要求を満足する符号量に圧縮する。 - 特許庁

A clock signal Ca, another clock signal Cb having a phase lag of approximately 1/4 period behind the clock signal Ca, and a data signal D are inputted to a frequency comparison circuit which outputs a logical value depending on the relation of magnitude between the frequency of the clock signal and the bit rate of the data signal D.例文帳に追加

周波数比較回路にクロック信号Ｃａ、当該クロック信号Ｃａに対しその位相が近似的に１／４周期遅れた他のクロック信号Ｃｂおよびデータ信号Ｄを入力し、上記クロック信号の周波数とデータ信号Ｄのビット・レートとの大小関係に応じた論理値を出力させる。 - 特許庁

A multivalued bitmap is generated following a drawing instruction (S3), and an attribute bitplane having a plane for drawing area determination corresponding to the attribute of an object included in the multivalued bitmap and having a flag bit set on an address corresponding to a coordinate value where the object of the multivalued bitmap of the plane exists is generated.例文帳に追加

描画命令に従って多値ビットマップを生成し（Ｓ３）、その多値ビットマップに含まれるオブジェクトの属性に対応する描画領域判定用プレーンを有し、当該プレーンの前記多値ビットマップのオブジェクトが存在する座標値に対応するアドレスにフラグビットをセットした属性ビットプレーンを生成する。 - 特許庁

In a bit-stream syntax of slice video compression data which are video compression data of a slice structure, a slice start code and an initial register value that should be used as a register value at the start of arithmetic decoding in the next transmission unit as a slice header for slice video compression data in units of slice video compression data are multiplexed.例文帳に追加

スライス構造の映像圧縮データであるスライス映像圧縮データのビットストリームシンタックスにおいて、スライス映像圧縮データ毎に、各スライス映像圧縮データのスライスヘッダとして、スライス開始コードと、次の伝送単位の算術復号の開始時に用いるレジスタ値として用いるべき初期レジスタ値とを多重化する。 - 特許庁

In a column-signal processing unit 22_-1, the period of a counter clock for counter processing is set to such an extent that conversion errors due to predetermines cause are less likely to occur in a count result by a counter and count processing is performed, thereby acquiring high-order bit data (D1) in digital data, corresponding to a signal to be processed.例文帳に追加

カラム信号処理部２２＿１において、カウント処理用のカウンタクロックの周期を、所定の原因に起因した変換誤差がカウンタによるカウント結果に生じ難い程度に設定してカウント処理を行なうことで、処理対象信号に対応するデジタルデータにおける上位のビットデータ（Ｄ１）を取得する。 - 特許庁

A clock frequency of the modulator is set to a value of constant multiples of a clock signal of an original signal which should be transmitted before modulation, bit length of input data is extended to the same magnification as that of the clock frequency inside the modulator, and a dummy signal with a different logic is mixed with "0" or "1" before the modulation to be transmitted.例文帳に追加

変調器のクロック周波数を変調前の伝送すべきオリジナル信号のクロック周波数の定数倍の値に設定し、変調器内部で入力データのビット長をクロック周波数と同じ倍率に拡張し、変調前の“０”あるいは“１”に対して論理の異なるダミー信号を混合させて送信する。 - 特許庁

A power tool includes a motor 19 for rotationally driving the bit; a control means 25 for controlling the amount of drive of the motor 19 based on the amount of operation of an operator detected through operation means 7 and 8; and a load current detection means 18 for detecting a load current of the motor 19.例文帳に追加

本発明に係る電動工具は、ビットを回転駆動させるためのモータ１９と、操作手段７、８を介して検出される作業者の操作量に基づいてモータ１９の駆動量制御を行う制御手段２５と、モータ１９の負荷電流を検出する負荷電流検出手段１８とを有している。 - 特許庁