「Bit a」に関連した英語例文の一覧と使い方(397ページ目) - Weblio英語例文検索

Upon the receipt of a request from a client terminal 3, an available frequency band is discriminated, a reduction rate of video data is discriminated based on the discriminated frequency band with respect to a coding bit rate of the stored video data, and a required number of pictures is reduced according to the reduction rate among plurality of pictures consisting of the video data.例文帳に追加

クライアント端末からの要求を受けた時に利用可能な帯域を判別し，保持された映像データの符号化のビットレートに対する判別した帯域とから映像データの削減率を判別し，映像データの複数のピクチャの中から削減率に従って必要個数のピクチャを削減するよう構成する。 - 特許庁

An 8 bit timer 11, a timer interrupting means 14 to impose an interruption to a program executed by a microcomputer for every time when the timer 11 counts 256 clock pulses, and a memorizing means 15 to memorize the number of interruptions by the interrupting means 14 in a RAM as data having 2 bites at its maximum are provided.例文帳に追加

８ビットのタイマ１１と、タイマ１１が２５６個のクロックパルスを計数する毎にマイクロコンピュータが実行するプログラムに割り込みをかけるタイマ割り込み手段１４と、割り込み手段１４による割り込みの回数を最大２バイトのデータとしてＲＡＭに記憶する割り込み回数記憶手段１５とを設ける。 - 特許庁

A frame reception section 21 of a message frame decomposition circuit 20 at a receiver side decomposes the output signal EX-Nonce of a KeyNonce field from the message frame transmitted from a transmitter side, and an exclusive OR gate 22 applies exclusive OR arithmetic operation to the output signal EX-Nonce with the shared key PMK by each bit and recovers the original random number Nonce.例文帳に追加

送信されたメッセージフレームは、受信側のメッセージフレーム分解回路２０のフレーム受信部２１で、ＫｅｙＮｏｎｃｅフィールドの出力信号ＥＸ−Ｎｏｎｃｅが分離され、排他的論理和ゲート２２で共通鍵ＰＭＫとビット毎に排他的論理和演算されて元の乱数Ｎｏｎｃｅが再生される。 - 特許庁

To improve the inductance precision of an inductor formed in a bias circuit, further, to easily control inductance value and to suppress stray capacitance to a minimum, in a wiring board suitable for semiconductor laser module, with which the data of large capacity can be communicated at a high speed by increasing a bit rate.例文帳に追加

ビットレートを増大させて高速に大容量のデータを通信できる半導体レーザモジュール用として好適な配線基板であり、またバイアス回路に形成されるインダクタのインダクタンス精度が向上し、さらにインダクタンス値を容易に調整でき、かつ浮遊容量を最小限にし得るものとすること。 - 特許庁

The CLAD device is provided with a single storage means 16 that stores data of a plurality of ports of a CBR interface and with a conversion means 18 that converts a discontinuous parallel data by each port read in time division from the storage means 16 into parallel data corresponding to each bit stream from each port of the CBR interface.例文帳に追加

ＣＢＲインタフェースの複数ポートのデータを記憶する単一の記憶手段１６と、記憶手段１６から時分割で読み出されたポート毎の非連続のパラレルデータを、ＣＢＲインタフェースの各ポートが各ビット列に対応するパラレルデータに変換する変換手段１８とを備えたＣＬＡＤ装置。 - 特許庁

In an infrared communication receiver 1, an error detecting section 20 in a receiving section 2 detects a DC component of the 1-bit data train which it received as a PDM signal through an integration circuit and compares the detected DC component with the reference voltage by a comparator circuit and then outputs a signal according to the comparison result.例文帳に追加

赤外線通信受信機１において、受信部２が備えるエラー検出部２０は、ＰＤＭ信号として受信した１ｂｉｔデータ列を積分回路を通して直流成分を検出し、検出した直流成分をコンパレータ回路で基準電圧と比較し、比較の大小結果に応じた信号を出力する。 - 特許庁

An address replacement discriminating circuit 100 comprises a node 110 outputting a spare enable-signal SE activating a spare memory cell, regular fuses 120-1 to 120-n provided corresponding respectively to each bit of address decoding signals AD0-ADn, and a spare fuse 150 replacing a regular fuse in which defect is caused.例文帳に追加

アドレス置換判定回路１００は、予備メモリセルを活性化するスペアイネーブル信号ＳＥを出力するノード１１０と、アドレスデコード信号ＡＤ０〜ＡＤｎの各ビットにそれぞれ対応して設けられる正規ヒューズ１２０−１〜１２０−ｎと、欠陥が生じた正規ヒューズを置換するためのスペアヒューズ１５０を含む。 - 特許庁

The distribution server distributes a plurality of video data subjected to coding and compression to one or more apparatuses connected to the network at the same time, and is provided with: a means for classifying the plural video stream data into groups; and a control means for decreasing a bit rate of a particular stream data in one and same group.例文帳に追加

ネットワークに接続された一つまたは複数の機器に、符号化圧縮された複数の映像データを同時に配信可能な配信サーバにおいて、該複数の映像ストリームデータをグループに分類する手段と、同一グループ内の特定のストリームデータのビットレートを低くする制御手段とを備えることを特徴とする。 - 特許庁

When an X position signal indicating a position in the X direction and a Y position signal indicating a position in the Y direction are generated, an access address signal to the memory is generated by changing a bit arrangement of the X position signal and combining the Y position signal, and a pixel signal is acquired by accessing the memory with the access address signal.例文帳に追加

Ｘ方向の位置を示すＸ位置信号と、Ｙ方向の位置を示すＹ位置信号が生成されると、Ｘ位置信号のビット配列を並べ替えて、Ｙ位置信号と結合することにより、メモリへのアクセスアドレス信号を生成し、このアクセスアドレス信号でメモリをアクセスすることで画素信号が取得される。 - 特許庁

In the distribution system 100, a controller 2 controls each of relay apparatuses 3, so that the number of pixels in a video image relating to distribution data S transmitted from a distribution server 1 is converted into the number of pixels corresponding to the number of display pixels of a monitor of each terminal 4, so that a bit rate can be adjusted.例文帳に追加

本発明の実施形態に係る配信システム１００は、コントローラ２が各中継装置３を制御することによって、配信サーバ１から送信された配信データＳに係る映像の画素数を各端末４のモニタの表示画素数に対応した画素数に変換することによりビットレートを調整することができる。 - 特許庁

To provide a method and device for recording an optical master disk and the optical master disk capable of preparing an optical master disk, which is free from a difference in a bit modulation degree and reduces jitters even when the pulse length of a recording pulse is different and a long recording pit exists in an adjacent track.例文帳に追加

記録パルスのパルス長が異なり、隣接トラックに長記録ピットが存在する場合であっても、ピット変調度に差異がなく、ジッタも少ない光ディスク原盤を作成することが可能な光ディスク原盤の記録方法及び記録装置、並びに光ディスク原盤を提供することを目的とする。 - 特許庁

In the case of integrating part of a valid symbol period of the OFDM signal and a correlation signal for a guard period to detect a peak position, the bit selection control circuit 20 selects bits with a properly small prescribed data width than the obtained data width as the result of integration of the maximum value of the peak detection period.例文帳に追加

ＯＦＤＭ信号の有効シンボル区間の一部と、ガード区間の相関信号を積分してピーク位置を検出するに際し、上記ビット選択制御回路２０はピーク検出区間の最大値に基づいて前記積分の結果、得られるデータ幅より適切な小さい一定のデータ幅のビットを選択する。 - 特許庁

This magnetic memory device has a TMR element 18 provided with an upper magnetic layer 17 which is magnetized perpendicularly to a film face direction of the layer 17 and a lower magnetic layer on both sides of a nonmagnetic layer 16, and a bit line 21 and metallic wiring 19 respectively provided above and below the TMR element 18 so that the line 21 and the wiring 19 may interest each other.例文帳に追加

膜面方向に垂直な方向に磁化される上磁性層１７、下磁性層１５が非磁性層１６の両側に設けられたＴＭＲ素子１８と、ＴＭＲ素子１８の上方、下方にそれぞれ位置し、互いが交差するように設けられたビット線２１、メタル配線１９とを有する。 - 特許庁

In a bolt feeding device 6 for the bearing unit 1 for a vehicle, the bolts 5 are slid down along a guide rail 7 while keeping inclined posture and are inserted a little bit in bolt holes 22 provided on the hub wheel 2 by pushing out with a posture changing machine 8, and are gradually raised and inserted into the bolt holes 22 deeper.例文帳に追加

車両用軸受装置１のボルト供給装置６において、ボルト５を斜め姿勢のままガイドレール７に沿って滑り落とし、姿勢変更機８により押し出してハブホイール２に設けられるボルト孔２２へ少し差し込み、姿勢を少しずつ起こして徐々にボルト孔２２へ差し込んでゆくような構造としている。 - 特許庁

A main CPU calculates a filter coefficient again in accordance with an adjustment value when the degree of sharpness is adjusted, and the main CPU obtains a maximum number of bits from the calculated filter coefficient value and sets the filter coefficient obtained by shifting bits in accordance with a register size (bit width), to a filter coefficient register to perform filtering processing.例文帳に追加

メインＣＰＵは、シャープネスの強さが調整された際、調整値に応じてフィルタ係数を計算し直し、さらに、計算されたフィルタ係数値から最大で何ビットかを求め、フィルタ係数のレジスタサイズ（ビット幅）に併せてビットシフトしたものをフィルタ係数レジスタに設定してフィルタリング処理を行う。 - 特許庁

At the time of performing cabling between inter-protocol converter 2a and WAC 3a and calling inside FWA system 7a, a voice signal transmitting line 23a and a subscriber's circuit control signal transmission and receiving line 24a are secured for transmitting and receiving a outgoing subscriber's circuit control signal in a proper format such as a bit map format.例文帳に追加

プロトコル変換装置２ａとＷＡＣ３ａ間及びＦＷＡシステム７ａ内の回線設定時に、音声信号送受用回線２３ａと、下り加入者回路制御信号をビットマップ形式等の適宜の形式のままで送受信する為の加入者回路制御信号送受用回線２４ａとの、２回線を確保する。 - 特許庁

On a silicon substrate 401, a lower contact 402 electrically connected to a word line is deposited, a carbon storage material 403 including hexagonally bonded carbon and tetrahedrally bonded carbon on an upper surface of the lower contact 402 is provided, and upper contacts 404 electrically connected to a bit line are deposited on the carbon storage material 403.例文帳に追加

シリコン基板４０１上に、ワード線に接続する下部コンタクト４０２が堆積され、下部コンタクト４０２の上面に、六面体結合炭素と四面体結合炭素とを含有する炭素記憶材料４０３が備えられ、炭素記憶材料４０３の上にビット線に接続する上部コンタクト４０４が堆積される。 - 特許庁

The zero crossing position information and reference information of a reproduced digital signal 6 obtained by A/D conversion by the over sampling clock 12 are converted into information synchronized with a channel bit clock 14 by an operation period conversion means 9 and the converted information is supplied to a PRML signal processing means 17 and a level discriminating binarizing means 18.例文帳に追加

また、このオーバーサンプリングクロック１２によりＡ／Ｄ変換した再生デジタル信号６のゼロクロス位置情報と基準情報とを、動作周期変換手段９によりチャネルビットクロック１４に同期したものに変換し、ＰＲＭＬ信号処理手段１７とレベル判別２値化手段１８とに供給する。 - 特許庁

On a transmission side, the number of encoded bit series that the GCD of a puncture pattern period of each encoding rate in a plurality of sets of encoding rates and modulation systems determined by specified algorithm is determined and the number of series is regarded as a minimum unit to perform time-space interleaving for allocating encoded bits to a plurality of streams.例文帳に追加

送信側では、所定のアルゴリズムにより決定した複数の符号化率・変調方式のセットのうち、各符号化率のパンクチャ・パターン周期のＧＣＤが示す符号化ビット系列数を決定し、その系列数を最小単位として複数のストリームへ符号化ビットを配分する時空間インタリーブを行なう。 - 特許庁

A circuit control device 13 encodes the voice not for the public address by a first voice codec system, encodes the voice for the public address by a second voice codec system having a high bit rate, and controls so that the voice for the public address is communicated by using a larger number of slots than that of the voice not for the public address.例文帳に追加

回線制御装置１３が、第１の音声コーデック方式により非拡声用の音声を符号化し、ビットレートが高い第２の音声コーデック方式により拡声用の音声を符号化し、また、非拡声用の音声と比べて多い数のスロットを使用して拡声用の音声を通信する、ように制御する。 - 特許庁

A storage section of even data in which data of a bit read out first are included such as the memory cell array SAe and the like is arranged to a side closing to an input/output pad PA, at the time of read-out, the first read-out data are transmitted always to the multiplexer MUX through a shorter wiring from a parallel-serial conversion circuit.例文帳に追加

メモリセルアレイＳＡｅ等、一番最初に読み出すビットのデータが含まれるｅｖｅｎデータの記憶部を入出力パッドＰＡに近い側に配置し、読出時には一番最初の読出データを常にパラレル−シリアル変換回路からの配線が短い方を介してマルチプレクサＭＵＸへ伝達する。 - 特許庁

A CPU 301 has a D/A converter 301a for converting a digital value (for example, 8 bit) to an analog value, etc., therein and changes the phase difference of the pixel clock signals CLK 1 and CLK 2 outputted from VCOs 303a and 303b by changing the value of the data to be set in the D/A converter 301a at the time of writing position regulation.例文帳に追加

ＣＰＵ３０１は、内部にデジタル値（例えば、８ビット）をアナログ値に変換するＤ／Ａ変換器３０１ａなどを備えており、書込位置調整時にはＤ／Ａ変換器３０１ａにセットするデータの値を変えて、ＶＣＯ３０３ａ，３０３ｂから出力される画素クロック信号ＣＬＫ１，ＣＬＫ２の位相差を変える。 - 特許庁

The read of FIFOs 41 to 44 is processed in a time 1/4 time as long as a write time T and after a rearranging circuit 45 rearranges read data of respective channels to a 32-bit width so that the data will not be discontinuous, the data are written to one buffer on a write side between buffers 46 and 47 for PCI bus transfer.例文帳に追加

ＦＩＦＯ４１〜４４の読み出しは書き込み時間Ｔの１／４の時間で処理し、読み出した各チャンネルのデータを不連続にならないように、並べ替え回路部４５により３２ビット幅に並べ替えられてからＰＣＩバス転送用のバッファ４６及び４７のうち、書き込み側となっている一方のバッファに書き込む。 - 特許庁

Since a 16-bit code being a basic configuration of a PSC and an SSC generated from a code generating circuit 170 as inverse spread codes has a constant repetitive characteristic in positive bits and negative bits, each of 16-sets of the arithmetic circuits can apply correlation processing to received data respectively deviated by one chip.例文帳に追加

コード発生回路１７０が逆拡散コードとして発生するＰＳＣ及びＳＳＣの基本構成である１６ビットコードは、正極性のビットと負極性のビットとの繰り返し特性が一定であるので、１６個の演算回路それぞれにおいて１チップずらした受信データに対して相関処理を行うことができる。 - 特許庁

A printer driver 12 of a host 1 determine the kind (form such as bit map, scan line or bus) of a graphics command to be outputted from the priority of object (character, image or graphics) of the print data in a PDL mode discriminating part 13 and memory capacitance usable for interpreting a PDL and performs the PDL translation in that mode.例文帳に追加

ホスト１のプリンタドライバ１２はＰＤＬモード判定部１３で印刷データのオブジェクト（文字、イメージ、グラフィックス）の優先度とプリンタ２でＰＤＬの解釈に使用し得るメモリ容量とから出力するグラフィックスコマンドの種類（ビットマップ、スキャンライン、パス、等の形式）を決め、そのモードでＰＤＬ変換を行う。 - 特許庁

The minimum voltage Vsmin being a saturation polarization point C is detected by sweeping voltage applied to at least one capacitor out of a plurality of ferroelectric capacitors 18 formed at each intersections of a plurality of word lines 14 and a plurality of bit lines 16 in the direction of lower voltage than power source voltage VDD by a tester 40.例文帳に追加

複数のワード線１４及び複数のビット線１６の各交点に形成される複数の強誘電体キャパシタ１８の少なくとも一つに印加される電圧を、テスタ４０によって、電源電圧ＶＤＤより低い方向にスイープさせて、飽和分極点Ｃとなる最小電圧Ｖｓｍｉｎを検出する。 - 特許庁

The system (100B in Fig.1B) and the method are used for reducing error propagation in a video data stream, refreshing macro blocks, reducing frame rates in a video data stream, generating error correction information for a media stream, performing bit-rate allocation for a video data stream, and detecting scene changes in a video data stream.例文帳に追加

本発明の実施の形態は、ビデオデータストリームの誤り伝搬の低減、マクロブロックのリフレッシュ、ビデオデータストリーム内のフレームレートの低減、媒体ストリームの誤り訂正情報の生成、ビデオデータストリームのビットレート割り当ての実行、及びビデオデータストリーム内のシーン変化の検出を行うシステム（図１Ｂ、１００Ｂ）及び方法を提供する。 - 特許庁

To enable color re-transmission from a transmitting machine in different resolution designation by enabling re-transmission of a DIS signal, considering that a receiving machine does not have a receiving function corresponding to a monochromatic resolution designating bit, when the transmission machine designates facsimile transmission in color and designates non-square resolution of the transmission.例文帳に追加

送信機が、カラーでファクシミリ送信を指定した上で、その解像度を非スクエアで指定した場合、モノクロ解像度指定ビットに対応する受信機能を有しないとして、ＤＩＳ信号を再送信することが可能になり、送信機から再度、異なる解像度指定によるカラー通信が可能になるようにする。 - 特許庁

By a timing optimizing circuit 51, transmission timings in a DQ0 transmitting/receiving circuit 48, DQ1 transmitting/receiving circuit 49 and DQ2 transmitting/receiving circuit 50 are adjusted so that the data signals of each bit of data signals DQ0-DQ2 to be transmitted by a memory controller 41 can be received at a center point by a memory 42.例文帳に追加

タイミング最適化回路５１により、ＤＱ０送受信回路４８、ＤＱ１送受信回路４９およびＤＱ２送受信回路５０における送信タイミングを調整し、メモリ４２が、メモリコントローラ４１が送信するデータ信号ＤＱ０〜ＤＱ２の各ビットのデータ信号をセンターポイントで受信できるようにする。 - 特許庁

When a Jacobi manifold on the finite body Fq annexed to a hyperelliptic curve C is defined as J(C, Fq), a hyperelliptic curve C generating part 30 generaters the hyperelliptic curve C based on a CPU bit width N so that the number #J(C, Fq) of elements of the Jacobi manifold J(C, Fq) is divisible by a large prime number.例文帳に追加

超楕円曲線Ｃに付随する、有限体Ｆ_q 上のヤコビ多様体をＪ（Ｃ，Ｆ_q ）とする時、上記ヤコビ多様体Ｊ（Ｃ，Ｆ_q ）の要素の数＃Ｊ（Ｃ，Ｆ_q）が大きな素数で割り切れるように、ＣＰＵビット幅Ｎに基づいて、超楕円曲線Ｃ生成部３０が上記超楕円曲線Ｃを生成する。 - 特許庁

To provide a duty-discriminating device that can use an up/down counter with relatively short bit length for discriminating the duty of a pulse signal where a cycle fluctuates, and can set a preset value being supplied to the up/down counter to a fixed value regardless of the cycle of the pulse signal to reduce error in duty discrimination.例文帳に追加

比較的短いビット長のアップダウンカウンタを用いて周期が変動するパルス信号のデューティを判別でき、さらに、デューティ判別の誤りを低減するためにアップダウンカウンタに供給するプリセット値をパルス信号の周期に拘らず固定した値にすることができるデューティ判別装置を提供する。 - 特許庁

A memory system 1 has: a NAND flash memory 12 having a plurality of memory cells and capable of recording data of one bit, two bits or more in one memory cell; and a duplex conversion circuit 21 for duplexing by assigning input data to a predetermined threshold level and the other threshold level different from the predetermined threshold level.例文帳に追加

メモリシステム１は、複数のメモリセルを有し、１つのメモリセルに１ビット又は２ビット以上のデータを記録することが可能なＮＡＮＤ型フラッシュメモリ１２と、入力データを所定の閾値レベルと、所定の閾値レベルとは異なる別の閾値レベルとに割り当てることにより二重化する二重化変換回路２１とを有する。 - 特許庁

A memory system includes: a nonvolatile semiconductor memory 1 having a plurality of memory cells for storing x bits(x is an integer of three or more) and provided with a memory cell array 11 in which bit allocation is performed to 2^x threshold distributions; and a controller 2 for controlling operation of the nonvolatile semiconductor memory 1 during writing.例文帳に追加

実施形態に係わるメモリシステムは、ｘ（ｘは３以上の整数）ビットを記憶する複数のメモリセルを有し、２^ｘ個の閾値分布にビット割り付けが行われるメモリセルアレイ１１を備える不揮発性半導体メモリ１と、書き込み時に不揮発性半導体メモリ１の動作を制御するコントローラ２とを備える。 - 特許庁

When the bit error rate of an MPEG-TS signal from a demodulation circuit is measured by a BER measuring instrument, a false MPEG-TS signal from the demodulation circuit is inputted from the input section to a connection circuit for measuring BER, and the false MPEG-TS signal from the input section is delivered to a buffer.例文帳に追加

復調回路からのＭＰＥＧ−ＴＳ信号のビットエラーレートをＢＥＲ測定器で測定する際、ＢＥＲ測定用接続回路では、復調回路からの疑似ＭＰＥＧ−ＴＳ信号が入力部より入力され、この入力部からの疑似ＭＰＥＧ−ＴＳ信号がバッファ部に与えられる。 - 特許庁

A bottle-like container 22 is once grasped, when the boring speed gets low, to supply the abrasive from a core bit outside toward a boring groove, using a pump tool 21 comprising the flexible resin bottle-like container 22, and a straw-like nozzle 24, and capable of delivering the abrasive in the container from the nozzle 24, when grasping once the container 22.例文帳に追加

可撓性を有する樹脂製のボトル状容器２２と、ストロー状のノズル２４よりなり、容器２２を一握りすると、容器内の研磨材がノズル２４より吐出されるポンプ器具２１を用い、穿孔速度が低下したとき容器２２を一握りしてコアビット外側から穿孔溝に向けて供給する。 - 特許庁

When transmitting a control input to a mouse 17 after conversion into cursor stroke information, the remote control 10 executes conversion based on nonlinear characteristics that have different bit allocations between ranges of relatively small and large control inputs and have more bit allocations for the range of relatively small control inputs than for the range of relatively large control inputs, and transmits the conversion result via an infrared light emitting diode 22.例文帳に追加

リモコン１０は、マウス１７の操作量をカーソルの移動量情報に変換して送信する際に、操作量が相対的に少ない領域と多い領域とでビット割り当てを異ならせ、操作量が相対的に少ない領域のビット割り当てを操作量が相対的に多い領域に比べて大きくした非線形な特性に変換して赤外線発光ダイオード２２を介して送信する。 - 特許庁

The digital decoding device 2 includes an interpolation processing section 25 for correcting and interpolating the spectrum data in which the frequency band of small quantization bit allocation or zero quantization bit allocation, in a reversely quantized spectrum data belonging to a certain frame, by using the spectrum data existing in the same frequency band of either or both of preceding and following frames of the certain frame.例文帳に追加

このデジタルデータ復号化装置２は、あるフレームに属する逆量子化されたスペクトルデータのうち、量子化ビット割り当てが小さい周波数帯域に存在するスペクトルデータ又は量子化ビット割り当てが零の周波数帯域に存在すべきスペクトルデータを、あるフレームより前後のフレームのいずれか又は両方の同一周波数帯域に存在するスペクトルデータを用いて補正、又は補間する補間処理部２５を具備する。 - 特許庁

A control part 70 controls these information extraction parts C1, C2 so as to extract the program information of all programs for all bit streams included in the external input signal 12, and at the time of detecting a previously set specific program in the extracted information, controls the information extraction parts C1, C2 so as to extract the data corresponding to the specific program from the bit stream.例文帳に追加

制御部７０は、外部入力信号１２に含まれる全てのビットストリームに対して全ての番組の番組情報を抽出するように情報抽出部Ｃ１、Ｃ２を制御し、抽出された番組情報のなかに、予め設定された特定番組を検出すれば、当該特定番組に対応する前記データをビットストリームから抽出させるように情報抽出部Ｃ１、Ｃ２を制御する。 - 特許庁

This program inputs a command code string just before and a command code string to generate, calculates the bit transition numbers of the command code string just before and the command code string to generate, rearranges the alignment of command codes of the command code string to generate according to the calculated bit transition number, and outputs the command code string just before and the command code string to generate.例文帳に追加

本発明にかかるプログラムは、直前の命令コード列と発生しようとしている命令コード列とを入力し、直前の命令コード列と発生しようとしている命令コード列とのビット遷移数を計算し、計算されたビット遷移数に応じて、発生しようとしている命令コード列の命令コードの配列を並び替え、直前の命令コード列と発生しようとしている命令コード列とを出力するものである。 - 特許庁

With limited exceptions, no BITs we have examined limit the scope of matters that can be referred to dispute settlement, although a small number of agreements provide that state-to-investor disputes which are currently pending in any international arbitration court cannot be referred to any international arbitration court as a state-to-state dispute (see, for example, Chile - Turkey BIT, Article 12, Paragraph 10, and South Africa - Turkey BIT Article 8, Paragraph 8)例文帳に追加

また、少数の例外を除き、多くの協定 は申立の対象分野を特に限定していない。なお、一 部の協定では、既に投資家と国家との間の紛争と して国際仲裁裁判所（international arbitration court）に係属しており、現時点でも係争中の紛争 については、国家間の紛争として国際仲裁裁判所 に提訴することはできない旨規定している（チ リ－トルコ12条10項、南アフリカ－トルコ８条 ８項等）。 - 経済産業省

Further, the method includes inputting the first portion to a first segment of a first four-to-two compressor, performing a first four-to-two compression operation on the first portion to generate a first set of results having a first row and a second row that is offset one bit from the first row, and carrying in a first value of one to complete a first two's complement operation.例文帳に追加

更に、この方法は、第１の部分を、第１の４対２コンプレッサの第１のセグメントへ入力することと、第１の部分について、第１の４対２圧縮演算を実行し、第１のロウと、第１のロウから１ビットオフセットした第２のロウとを有する第１の結果のセットを生成することと、１からなる第１の値を送り、第１の２の補数演算を達成することとを含む。 - 特許庁

An imaging array 100 comprises a plurality of pixels 131, 134 each comprising a photo-diode 112 comprising first and second terminals, a local reset circuit 101 for connecting the first terminal to a column reset line 158 and a buffer circuit 116 for selectively connecting the first terminal to a column bit line 118 in response to a word select signal 121, and a column reset circuit 60.例文帳に追加

イメージングアレイ１００は、第１、第２の端子を備えるフォトダイオード１１２と、第１の端子を列リセットライン１５８に接続するためのローカルリセット回路１０１と、第１の端子をワード選択信号１２１に応じて列ビットライン１１８に選択的に接続するためのバッファ回路１１６とを備える複数のピクセル１３１、１３４と、列リセット回路６０とを備える。 - 特許庁

The A/D converter includes a track hold circuit 11, a reference voltage generation circuit 12, a switched capacitor circuit 12, a preamplifier 14 for amplifying voltage held by the switched capacitor circuit 13, a comparator 15 for generating a logic level corresponding to the output of the preamplifier 14, and an encoder 16 for converting the logic level into a binary code (n-bit digital output).例文帳に追加

このＡ／Ｄ変換器は、トラックホールド回路１１と、参照電圧生成回路１２と、スイッチドキャパシタ回路１３と、このスイッチドキャパシタ回路１３によりホールドされた電圧を増幅するプリアンプ１４と、このプリアンプ１４の出力に対応したロジックレベルを発生するコンパレータ１５と、このロジックレベルをバイナリコード（ｎビットデジタル出力）に変換するエンコーダ１６とを具備している。 - 特許庁

In a nonvolatile semiconductor storage device consisting of a nonvolatile memory having a gate insulating trap film, an interlayer insulating film 108 is formed on a memory cell and then a first opening 120 reaching a bit line 103, and a second opening 121 reaching a dummy word line 105 contiguous to the first opening 120 are formed simultaneously in the interlayer insulating film 108.例文帳に追加

トラップ性のゲート絶縁膜を有する不揮発性メモリからなる不揮発性半導体記憶装置において、メモリセル上に層間絶縁膜１０８を形成した後、層間絶縁膜１０８に、ビット線１０３に到達する第１の開口部１２０、及び第１の開口部１２０に隣接するダミーワード線１０５に到達する第２の開口部１２１を同時に形成する。 - 特許庁

A system performs nonuniform modulation-demodulation for arranging each signal points nonuniformly so that roughness and density occurs between signal points in a signal space face, and enables a large difference to be made in a bit error ratio of the each type in a multi-type accommodated binary signal for a modulation signal C/N (ratio of carrier to noise power) of a multivalued modulation section and a multivalued demodulation section.例文帳に追加

信号空間平面において信号点同士の間隔に粗密が生じるように不均等に各信号点を配置するように不均等変復調を行い、多値変調部及び多値復調部の変調信号のＣ／Ｎ（搬送波対雑音電力比）に対して、収容される複数系列の２値信号についての系列毎のビット誤り率に大きな差が開くようにする。 - 特許庁