「Bit」に関連した英語例文の一覧と使い方(508ページ目) - Weblio英語例文検索

The number of rotation of a main motor is set according to each of cutting conditions when concrete part is cut, when a reinforcing bar is cut, when a soft start is employed and when cutting passes through for every bit dimension by a circuit 39 for setting the number of rotation of the main motor to control the main motor 4 through a variable frequency inverter 38.例文帳に追加

主モータ回転数設定回路（３９）によって、該回転数は、ビット寸法毎に、コンクリート部切削時、鉄筋部切削時、ソフト始動時及び切削貫通時のそれぞれの切削条件によって設定され、可変周波数インバータ（３８）を介して、主モータ（４）を制御する。 - 特許庁

A load-type counter 2 with a minimum bit width, capable of counting the longest signal length by every kind of signal (SNL) of the TDMA frame is provided, data about the number of SNL status bits is loaded on the counter, counting for the loaded number of bits is performed, compared by a comparing part 3 and a transitional trigger is outputted.例文帳に追加

ＴＤＭＡフレームの信号種別（ＳＮＬ）の最長信号長をカウントできる最小ビット幅のロード式カウンタ２を設け、該カウンタにＳＮＬステータスビット数データをロードし、ロードしたビット数分のカウントを行い、比較部３で比較し移行トリガを出力する。 - 特許庁

At the time of data read-out operation, a word line WL and a column selection signal Y of Vcc voltage are simultaneously activated, minute potential difference is caused in the pair of bit lines, voltage of 1/2 Vcc-Vin is applied to gates of respective N type transistors 63, 64 through respective N type transistors 61, 62 of a reading/writing circuit 6.例文帳に追加

データ読み出し動作時、ワード線ＷＬ及び、Ｖcc電圧のコラム選択信号Ｙが同時に活性化され、前記ビット線対には微小電位差が生じ、読み/書き回路６の各Ｎ型トランジスタ61、62を通じて各Ｎ型トランジスタ63、64のゲートには1/2・Ｖcc−Ｖtnの電圧が印可される。 - 特許庁

When voltages of word lines WL0, WL1 become voltage or above necessary for reading 0-information from memory cells 18a-19b, dummy word lines DWL0, DWL1 are activated, potentials of bit lines BL0, /BL0, BL1, /BL1 are raised by dummy cells 23a-24b connected to this dummy word line DWL0, DWL1.例文帳に追加

ワード線ＷＬ０，ＷＬ１の電圧がメモリセル１８ａ〜１９ｂから０情報を読み出す電圧以上になるとダミーワード線ＤＷＬ０，ＤＷＬ１を活性化させ、そのダミーワード線ＤＷＬ０，ＤＷＬ１に接続されたダミーセル２３ａ〜２４ｂによりビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１の電位を引き上げる。 - 特許庁

Since elastic deformation of the auxiliary roller 36 or deflection of the surface of the topmost sheet of paper occur a little bit at that time, a portion of a large curvature radius R of a half-circumferential face 34a closer to the auxiliary roller 36 than a position 34p is brought into press-contact with the surface of the topmost sheet of paper.例文帳に追加

このとき、補助ローラ３６の弾性変形や最上層の用紙表面の撓みが若干生じることから、位置３４ｐよりも補助ローラ３６近くにおける半周面３４ａの大きな曲率Ｒの部分が最上層の用紙表面に圧接する。 - 特許庁

Diffusion layer regions 14a, 14b, 14c, 14d, 14e to be later formed as a source or a drain are located in a zigzag form at respective sites of the active regions AA0, AA1, AA2 respectively intersecting with bit lines BL0, BL1, BL2 so that channel currents flow in directions oblique to the word lines GC0, GC1.例文帳に追加

また、ワード線ＧＣ０，ＧＣ１に対し、それぞれ斜め方向にチャネル電流が流れるように、ビット線ＢＬ０，ＢＬ１，ＢＬ２とそれぞれ交差するアクティブ領域ＡＡ０，ＡＡ１，ＡＡ２の各部位に、千鳥状に、ソースまたはドレインとなる拡散層領域１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅを配置する構成となっている。 - 特許庁

This striking tool 101 has a driving element 143 linearly acting in a cylinder 141, a striking element 143 linearly acting via pressure variation of an air chamber 141a of a cylinder 141, and an intermediate element 145 transmitting the linear action of the striking element 143 to a tool bit 119.例文帳に追加

本発明の打撃工具１０１は、シリンダ１４１内を直線運動する駆動子１２９と、シリンダ１４１の空気室１４１ａの圧力変動を介して直線動作する打撃子１４３と、打撃子１４３の直線動作を工具ビット１１９に伝達する中間子１４５を有する。 - 特許庁

Memory cells 13 are arranged at prescribed intersecting points of word lines 11 and bit lines 12 corresponding to a half of all intersecting points of the lines 11 and 12, so that the memory cells 13 connected to one word line 11 are connected electrically to each terminal of a unit circuit 16 one by one when the word line 11 is selected.例文帳に追加

メモリセル１３は、ワード線１１を１本選択したときに、選択されたワード線に接続されているメモリセルが単位回路１６の各端子にそれぞれ１個ずつ電気的に接続可能となるようワード線とビット線の全交点の半数に当たる所定の交点に配置される。 - 特許庁

The color signal level correction section 72 corrects partial or all color signals within one frame so as to increase signal levels so that data of pixels of originally low levels become 0 data and a problem that the search image is not colored, is solved when reducing bit length of color difference data.例文帳に追加

色信号レベル補正部７２は、色差データのビット長を削減する時に、もともとレベルが低い画素のデータが０データとなり、サーチ画像では、色が付かなくなる問題を改善するために、１フレーム内の一部または全部の色信号について信号レベルを増加方向に補正する。 - 特許庁

A coding section 220 carries out a compression coding processing with a motion detection based on the motion vector mv added to the MPEG coding data to a converted output image from the resolution conversion section 160, and outputs the bit stream of a video coding data converting the resolution.例文帳に追加

符号化部２２０は、解像度変換部１６０からの変換出力画像に、上記ＭＰＥＧ符号化データに付加されている動きベクトルｍｖに基づいた動き検出を伴って圧縮符号化処理を施し、解像度を変換したビデオ符号化データのビットストリームを出力する。 - 特許庁

The analysis server 3 analyzes an RGB value and CMYK value for every image data bit of the image database 5, calculates the average value of the entire image data to calculate an average feature color, extracts an adjective from the document data to respectively store them in a color database 6 with them associated with each other.例文帳に追加

解析サーバ３は画像データベース５の画像データをビットごとにRGB値及びCMYK値を解析し、画像データ全体の平均値を夫々算出して平均的特徴色を算出すると共に、文書データから形容詞を抽出して、夫々を関連付けした色彩データベース６に夫々格納する。 - 特許庁

In the ferroelectric storage device, operation processes in which one of data reading, data rewriting, and data writing is performed for at least one selected cell of a plurality of ferroelectric memory cells formed at each cross point of a plurality of word lines and a plurality of bit lines are performed repeatedly.例文帳に追加

強誘電体記憶装置では、複数のワード線及び複数のビット線の各交点に形成される複数の強誘電体メモリセルの少なくとも一つの選択セルに対して、データ読み出し、データ再書き込み及びデータ書き込みのいずれか一つを実施する動作工程が繰り返し行われる。 - 特許庁

Each output is compared with an output of a 2nd test image generating circuit whose start is delayed against the 1st test image generating circuit by a delay of the selected check object data to discriminate whether or not data transfer timing and a bit check of a data line are acceptable.例文帳に追加

この選択した検査対象のデータの遅延分だけ第１のテスト画像発生回路よりスタートを遅らせている第２のテスト画像発生回路の出力と比較することでデータ転送のタイミングおよびデータラインのビットチェックがＯＫか判定ができるようにしたものである。 - 特許庁

In the case where a packet, constituting digital television broadcast, received via an antenna 30 does not include a bit field for determining scramble information for each sub-channel, in a broadcast receiver 1, a PID of a packet that becomes a candidate of processing for obtaining a scramble determination result, is selected.例文帳に追加

放送受信装置１では、アンテナ３０を介して受信された、デジタルテレビ放送を構成するパケットにおいて、各サブチャネルについて、スクランブル情報の判定のためのビットフィールドが含まれない場合、スクランブル判定結果を得るための処理の候補となるパケットのＰＩＤが選出される。 - 特許庁

In one embodiment, bit subsets different from each other for storing the priority indicator values are selected based on a logical port associated with a packet and the final priority indicator value applied to a discriminated sub-table having a mapping of quality level values suitable for the logical port.例文帳に追加

ある実施形態によれば、優先度標識値を格納する相異なるビット・サブセットが、パケットが関連付けられた論理ポートと、その論理ポートに適合する品質レベル値のマッピングを備える区別されたサブテーブルに適用される最終的な優先度標識値と、に基づいて選定される。 - 特許庁

To obtain a digital signal receiver capable of easily deciding a receiving state suitable for digital transmission from the measured result of a signal space diagram and a bit error rate, in digital transmission of orthogonal frequency division multiplexing signal (OFDM signal) or the like.例文帳に追加

直交周波数分割多重信号(ＯＦＤＭ信号)などのデジタル伝送において、信号空間ダイヤグラムとビット誤り率を測定した結果から、デジタル伝送に適した受信状態の判断を簡易に行なうことが可能なデジタル信号受信装置を提供する。 - 特許庁

When a color copying machine 18 prints images such as computer graphics or the like from a host computer 10, a raster image processor 13 develops bit map data of recording colors to an image memory 15 on the basis of printing data, and also stores attribute information to an attribute map memory 16 for each pixel.例文帳に追加

カラー複写機１８がホストコンピュータ１０からのコンピュータグラフィックス等の画像を印刷する場合、ラスタイメージプロセッサ１３はその印刷データに基づいて記録色のビットマップデータを画像メモリ１５に展開すると共に、各画素毎に属性情報を属性マップメモリ１６に格納する。 - 特許庁

A pulse selector and an encoder 6 collectively converts hold data into numerical data by defining m×n-bit data in total obtained from each data holding circuit 5 and arranged in orders in which a change in a signal level caused when a signal pulse PA passes through can be detected as the hold data.例文帳に追加

パルスセレクタ＆エンコーダ６は、各データ保持回路５から得られる合計ｍ×ｎビットのデータを、信号パルスＰＡが通過することによる信号レベルの変化が検出できる順番に並べたものを保持データとし、この保持データを一括して、数値データに変換する。 - 特許庁

In a semiconductor memory having a dummy memory circuit simulating read-out from a memory cell, it is characterized by that immediately before read-out is performed by a sense amplifier, a fixed potential corresponding to data being inverse to data previously given by a dummy memory cell is generated between dummy bit lines.例文帳に追加

メモリセルからの読み出しを模擬するダミーメモリ回路を有する半導体記憶装置において、ダミーセンスアンプで読み出しを行う直前には、ダミービットライン間に、ダミーメモリセルがあらかじめ与えられたデータと逆のデータに対応した一定の電位差を生じさせることを特徴とする。 - 特許庁

These non-binary bit circuits are transmitted to the energizing circuit of space optical modulator array (30), respective non-binary bits are displayed by a symmetrical time with at least one prescribed point within a video frame time as a center, and the visual artifacts in relation to binary pulse width modulation are removed.例文帳に追加

空間光変調器アレイ（３０）の附勢回路にこれら非二進ビット回路を送信し、ビデオフレーム時間内の少なくとも１つの所定の点を中心とする対称的な時間で各非二進ビットをディスプレイし、二進パルス幅変調に関連した視覚的なアーティファクトを除く。 - 特許庁

Bit information of pre-coding matrix indicators (PMIs) to be assigned to pre-coding weights is adjusted to suppress the influence of a feedback error from a mobile station device, in a code book where the multiple pre-coding weights and PMIs to be assigned to the pre-coding weights are decided.例文帳に追加

プリコーディングウェイトと、このプリコーディングウェイトに割り当てられるＰＭＩ(Precoding Matrix Indicator)とを複数定めたコードブックにおいて、プリコーディングウェイトに割り当てられるＰＭＩのビット情報を、移動局装置からのフィードバックエラーによる影響を抑制するように調整したことを特徴とする。 - 特許庁

Also, a contact hole 10 is formed in an interlayer insulating film 9, and the high melting point metal silicide is accumulated on the whole face, and the patterning of the high melting point metal silicide is carried out, without etching-back, and metallic wirings including the bit lines 12 are formed so that a manufacturing process can be shortened in time.例文帳に追加

また、層間絶縁膜９にコンタクト孔１０を形成し高融点金属シリサイドを全面に堆積させた後にエッチバックを行うことなく、そのまま高融点金属シリサイドのパタ−ニングを行い、ビット線１２を含む金属配線を形成しているので製造工程を短縮できる。 - 特許庁

A descriptor has descriptions of an address(high) and an address(low) representing high order 32 bits and low order 32 bits of the recording start address of a corresponding packet on the memory, respectively, and 16-bit length representing the packet length, and also has the description of a delay representing a delay time for adjusting the interval of the DMA transfer of the packet.例文帳に追加

ディスクリプタには、対応するパケットのメモリにおける記録開始アドレスの上位３２ビットを示すaddress(high)および下位３２ビットを示すaddress(low)、並びにパケット長を示す１６ビットのlengthが記述され、さらにパケットのDMA転送の間隔を調整するための遅延時間を示すdelayが記述されている。 - 特許庁

D4-D12 deciding sections 150 decide the kind of protocols of the control signal on the basis of a bit value at the specified position of the inputted control signal, and output the control signal to the LAPD control section 160a or the PPP control section 160b according to the decision result.例文帳に追加

Ｄ４−Ｄ１２判別部１５０は、入力された制御信号の所定位置のビットの値に基づいて、当該制御信号のプロトコルの種別を判別し、判別結果に応じてＬＡＰＤ制御部１６０ａまたはＰＰＰ制御部１６０ｂに当該制御信号を出力する。 - 特許庁

The hardware can remarkably be reduced with an error smaller than a fraction of an output LSB by eliminating a MSB bit in an internal expression, truncating two least significant bits(LSB) and rounding of a 3rd LSB in each stage of an 8-tap FIR filter 100.例文帳に追加

各ステージにおいて内部表現内の１ＭＳＢビットを除去し最下位（ＬＳＢ）２ビットを打ち切り８タップＦＩＲフィルタ１００の各ステージにおいて第３のＬＳＢを丸めることにより、出力ＬＳＢの分数よりも小さい誤差でハードウェアの著しい低減が達成される。 - 特許庁

In one embodiment, an enhanced resolution mode which uses a bi-level printer's 1,200 dpi mode to print 600 dpi, two bit/pel images, results in an image having higher resolution quality than rendering the image using traditional halftone methods at either 600 dpi or 1,200 dpi.例文帳に追加

１つの実施例では、バイレベル・プリンタの１２００dpiモードを使用して６００dpi ２ビット／ペルのイメージを印刷する解像度向上モードの結果、６００dpi 又は１２００dpi における伝統的なハーフトーン化方法を使用してイメージをレンダするよりも高い解像度の品質を持ったイメージが生じる。 - 特許庁

A double density mode pixel pattern generating section 422 of a hard circuit configuration adds a binary image subjected to bit map expansion to the code information obtained by the pattern recognition as to the image attended with resolution change and double density processing and receives a main scanning/subscanning double density code to generate correction data through logical arithmetic operations.例文帳に追加

解像度変更：倍密を伴う画像はハード回路構成の倍密モード用画素パターン生成部４２２により、ビットマップ展開された２値画像をパターン認識し得たコード情報に加え、主走査・副走査倍密コードを入力として論理演算で補正データを生成する。 - 特許庁

Supply of word line voltage being boosting voltage being higher than external power source voltage, memory array substrate voltage being negative voltage supplied to a semiconductor substrate, and bit line pre-charge voltage used for reproducing data held in a memory cell are stopped for the prescribed period.例文帳に追加

リフレッシュ動作の終了毎に、外部電源電圧よりも高い昇圧電圧であるワード線電圧、半導体基板に供給する負電圧であるメモリアレイ基板電圧、及びメモリセルに保持されたデータを再生するために用いられるビット線プリチャージ電圧の供給を所定の期間だけ停止する。 - 特許庁

The control circuit separates the supply voltage line for at least the selected column from the voltage source so that a voltage level of the supply voltage line is changed in response to arbitrary change in voltage of related at least one bit line.例文帳に追加

メモリアクセス動作間の既定の期間に対して、制御回路は、少なくとも選択された列に対する供給電圧線を、その供給電圧線の電圧レベルが、関連する少なくとも１つのビット線の電圧における任意の変化に応答して変化するように、電圧源から切り離す。 - 特許庁

The latch circuit 1 constituted of two inverters connected in inversely parallel so as to operate as a storage element holding data of one bit is a latch circuit for testing a power source which reverses surely a stored and held logic value when power source voltage is dropped from the rated voltage to the prescribed voltage.例文帳に追加

１ビットのデータを保持する記憶素子として働くように逆並列に接続された二つのインバータで構成されるラッチ回路１は、電源電圧が定格電圧から所定の電圧に低下したときに記憶保持する論理値を確実に反転させる電源検査用ラッチ回路である。 - 特許庁

Reduction of power consumption is carried out by gently performing charging/discharging in deleting of data and in writing data by connecting a power clock from a potential recycling power source which performs charging/discharging intermittently, to a word line and a bit line in a memory circuit.例文帳に追加

本発明は、メモリ回路におけるワード線及びビット線に断熱的に充電／放電を行う電荷再利用型電源からのパワークロックを接続することにより、データの消去時及びデータの書き込み時における充電／放電を緩やかに行うことにより、消費電力を低減する。 - 特許庁

A column selection switch is incorporated in each storage cell by adding additional separated switches between storage cells 410a-410c of a storage node 402a-402c and bit lines of specific writing ports in order to prevent other storage cells connected to the same word lines of the same interleaved array from being affected by writing in a cell.例文帳に追加

セルの書き込みによって、同じインタリーブド・アレイの同じワード線に接続された他の記憶セルが影響を受けるのを阻止するため、記憶セルの記憶ノードと特定の書き込みポートのビット線の間に追加分離スイッチを追加することによって、列選択スイッチが、各記憶セルに組み込まれる。 - 特許庁

The write-once type recording medium having a plurality of recording layers includes a normal recording and playing back region, an alternation region, a first alternation management information region, and a second alternation management information region (TDMA), further, write-in presence/absence presentation information (space bit map) is recorded.例文帳に追加

複数の記録層を有するライトワンス型の記録媒体において、通常記録再生領域と、交替領域と、第１の交替管理情報領域と、第２の交替管理情報領域（ＴＤＭＡ）が設けられ、さらに書込有無提示情報（スペースビットマップ）が記録される。 - 特許庁

After it is confirmed that a special signal pattern corresponding to a code key is inputted to the string bit (binary digit) of an image data signal in a vertical blanking period 103 (106) or horizontal blanking period that is the period where no image data signal is inputted, a parameter other than a display image data is received.例文帳に追加

画像データ信号が入力されない期間である垂直ブランキング期間１０３（１０６）または水平ブランキング期間に、画像データ信号のビット列に暗号鍵に相当する特殊な信号パターンが入力されたことが認識された後、表示画像データ以外のパラメータを受信する。 - 特許庁

The use rate of a communication network such as an in-cabin LAN is measured and when a data transfer request is received from a terminal device, a transfer rate of data being provided or to be provided is determined based upon the user rate to transfer original data or low-bit rate data of the transfer rate.例文帳に追加

車内ＬＡＮなどの通信網の使用率を計測し、端末装置からデータ転送要求を受け付けたならば、かかる使用率に基づいて提供中およびあらたに提供するデータの転送率を決定し、オリジナルデータまたはかかる転送率の低ビットレートデータを転送する。 - 特許庁

Furthermore, when second data (0 data) are stored in a memory cell connected to the bit line, the first node is raised to a potential (VthPTR4-Vcc), at which a high potential level is subtracted from the threshold potential of the second electric charge transfer the MISFET (PTR4) or lower, and the read margin is improved.例文帳に追加

さらに、ビット線に接続されるメモリセルに第２データ（０データ）が記憶されている場合には、第１ノードを、第２電荷転送ＭＩＳＦＥＴ（ＰＴＲ４）の閾値電位から高電位レベルを引いた電位（ＶｔｈＰＴＲ４−Ｖｃｃ）以下の電位まで上昇させ、読み出しマージンの向上を図る。 - 特許庁

A maximum value and a minimum value of a pixel value in a reference block relating to detection of a motion vector are detected (step S2), the pixel value in the reference block and within a retrieval range under a calculated threshold value on the basis of them is coded (1-bit ADRC) to obtain a code value (step S3).例文帳に追加

動きベクトルの検出に係る参照ブロック内の画素値の最大値および最小値を検出（ステップＳ２）し、それらに基づいて算出したしきい値の下で参照ブロックおよび探索範囲内の画素値を符号化（１ビットＡＤＲＣ）してコード値を得る（ステップＳ３）。 - 特許庁

When a start bit discrimination section 12a of the display processing section 12 discriminates deviation in start bits of closed caption data in the data captured by the decode section 11, and a data correction section 12b shifts bits of the data captured from the decode section 11 to correct the data so that the display processing section 12 correctly displays the closed caption data.例文帳に追加

表示処理部１２において、スタートビット判別部１２ａが、デコード部１１より取り込んだデータ中のクローズドキャプションデータのスタートビットのずれを判別すると、データ補正部１２ｂが、デコード部１１より取り込んだデータをビットシフトして補正することにより、クローズドキャプションデータを正しく表示する。 - 特許庁

The reference voltage is set by the control unit 10, so that the maximum interval can exist between the sample value of an input sequence and a reference sequence, based on the prescribed number of decision elements related with the distortion of a channel generated at present, and the possibility of any bit error is reduced to a minimum.例文帳に追加

この基準電圧は、現在生じているチャネルの歪みに関する所与の数の判定要素に基づき、入力シーケンスのサンプル値と基準シーケンスとの間に最大の間隔が存在するように、制御ユニット１０によって設定され、ビット誤差の可能性が最小限に抑えられる。 - 特許庁

After that, the prescribed data are written in a memory cell selected by the activated word line, after data before a value of the prescribed data is decided are read out to each sense amplifier SA00-SA33 from a selected memory cell through a bit line BL(m), the sense amplifiers SA00-SA33 are activated.例文帳に追加

その後、活性化したワード線により選択されたメモリセルに所定データを書き込み、所定データの値が確定する前の確定前データを、選択されたメモリセルからビット線ＢＬ（ｍ）を通して各センスアンプＳＡ００〜ＳＡ３３に読み出した後、該センスアンプＳＡ００〜ＳＡ３３を活性化する。 - 特許庁

Internal read-out data bits are divided into a plurality of data groups (IOG0-IOG3), pairs of data bits of corresponding positions of different data groups are formed, discrimination gates (XR0-XR31) are arranged, discrimination operation is performed, and a flag of one bit is generated finally.例文帳に追加

内部読出データビットを複数のデータ群（ＩＯＧ０−ＩＯＧ３）に分割し、異なるデータ群の対応の位置のデータビットの対を形成し各対に対して判定ゲート（ＸＲ０−ＸＲ３１）を配置し、判定動作を行なって最終的に１ビットのフラグ（ＦＬＡＧ）を生成する。 - 特許庁

The wirings act as channel shield lines to lower the capacitances between adjacent diffused layers sandwiching the element isolation region and between channel regions, thereby raising the channel potential of the memory cell connected to a not selected bit line (in self boosting and local self-boost write system) in a write operation.例文帳に追加

上記配線は、素子分離領域を挟んで隣り合う拡散層、及びチャネル領域間の容量を低減するチャネルシールド線として働き、書き込み動作時（セルフブースト及びローカルセルフブースト書き込み方式）の非選択ビット線に接続されているメモリセルのチャネル電位を大きくする。 - 特許庁

A capacitor (Cs) or a resistor (Rs) is connected intentionally to either of a pair of input/output node of a sense amplifier circuit amplifying potentials of bit lines (BL, /BL) being a pair in a memory array, and time constant of the pair of input/output node of the sense amplifier circuit is made unbalance.例文帳に追加

メモリアレイ内の互いに対をなすビット線（ＢＬ，／ＢＬ）の電位を増幅するセンスアンプ回路（ＳＡ）の一対の入出力ノードのいずれか一方に、意図的に容量（Ｃｓ）もしくは抵抗（Ｒｓ）を接続して、センスアンプ回路の一対の入出力ノードの時定数をアンバランスにさせるようにした。 - 特許庁

To achieve the compatibility of the reduction of critical current density J_C, the improvement in output voltage, and the prevention of malfunction in order to obtain a large capacity (exceeding G bit) MRAM by spin-transfer torque writing method MRAM (STS-MRAM), being related to a magnetic storage device and its method of operation.例文帳に追加

磁気記憶装置及びその動作方法に関し、スピン注入磁化反転方式ＭＲＡＭ（ＳＴＳ−ＭＲＡＭ）で大容量（Ｇｂｉｔ超）ＭＲＡＭを得る為、臨界電流密度Ｊ_C の低減、出力電圧の向上及び誤動作防止の両立を実現しようとする。 - 特許庁

The conversion table is for the conversion of a pattern of data similar to the extracted data into converted data having table data indicating whether they are converted or not, table number data indicating the group to which the pattern belongs, and code data of a variable bit count depending on the frequency of occurrence of the pattern in the group.例文帳に追加

また、変換テーブルは、抽出されたデータと同じパターンのデータを、変換されたか否かを表すテーブルデータ、パターンが属するグループを示すテーブル番号データ、及びグループ内でのパターンの出現頻度に応じてビット数が変化する符号データを有する変換データに変換するものである。 - 特許庁