「Main Gate」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

The Heian-jingu Shrine, founded in1895, was a reconstruction of the chodoin in Heian-kyo on a smaller scale, and the main gate of the chodoin such as Oten-mon Gate and daigokuden were restored with the bright red colorant of Bengala, tiled roofs, foundation and pillars. 例文帳に追加

1895年（明治28年）に創建された平安神宮は平安京朝堂院の施設を縮小復元したものとなっており、朝堂院の正門である応天門や大極殿などがベンガラによる鮮やかな朱色塗りと瓦屋根、礎石列柱をもって復元されている。 - Wikipedia日英京都関連文書対訳コーパス

Azimuth calculation processing in the main arithmetic processing section 130 is performed, only on a distance gate and a frequency gate where a target is detected by target determination processing to significantly reduce the computational complexity performed in azimuth calculation processing.例文帳に追加

また、主演算処理部１３０における方位算出処理は、ターゲット判定処理でターゲットが検出された距離ゲートおよび周波数ゲートに対してのみ行わせるようにすることで、方位算出処理で行う演算量を大幅に低減している。 - 特許庁

To provide a chromatograph control device capable of calculating a concentration reanalysis by properly changing the gate time for the peak of a chromatogram and reflecting the gate time setting based on the calibration result and reanalysis calculation result on the chromatograph main body.例文帳に追加

クロマトグラムのピークに対するゲート時間を適宜変えて濃度再解析演算を行うことができ、校正結果や再解析演算結果に基づくゲート時間設定をクロマトグラフ本体に反映させるようにしたクロマトグラフ制御装置を提供する。 - 特許庁

The gate electrode 31 is formed in a trench 33 located in a main operation area 51 of a semiconductor substrate 50, and a gate electrode 31 and a non-conductive floating electrode 32 are formed in a trench 34 located the subsidiary operation area 52 the semiconductor substrate 50.例文帳に追加

半導体基板５０の主動作領域５１にあるトレンチ３３にゲート電極３１を形成し、半導体基板５０の副動作領域５２にあるトレンチ３４にゲート電極３１と非導通のフローティング電極３２を形成する。 - 特許庁

The data line of this non-volatile semiconductor memory device is composed of an inversion layer formed on the main plane of the semiconductor substrate 1 to which the auxiliary gate 9 faces when a desired electric voltage is impressed to the auxiliary gate 9, and the n-type diffusion layer 3.例文帳に追加

この不揮発性半導体記憶装置のデータ線は、補助ゲート９に所望の電圧を印加した際にその補助ゲート９が対向する半導体基板１の主面部分に形成される反転層と、上記ｎ型拡散層３とで構成される。 - 特許庁

Moreover, a plurality of gate fingers 6b are extensively allocated to hold the forming region SDR toward the forming region SDR of the Schottky barrier diode D1 at the center from the gate finger 6a at the area near both longer sides at the main surface of the semiconductor chip 5b.例文帳に追加

また、半導体チップ５ｂの主面の両長辺近傍のゲートフィンガ６ａから中央のショットキーバリアダイオードＤ１の形成領域ＳＤＲに向かって、その形成領域ＳＤＲを挟み込むように複数本のゲートフィンガ６ｂを延在配置した。 - 特許庁

The sub stack body 6 including: an insulating layer 5X which is arranged adjacent to a gate insulating layer 4; and a semiconductor layer 5Y which is not arranged adjacently, is disposed on the gate insulating layer 4 in the same process as that of a main stack body 5 of a TFT 11.例文帳に追加

この副積層体６は、ゲート絶縁層４に隣接する絶縁層５Ｘおよびそれに隣接しない半導体層５Ｙを含んでおり、ゲート絶縁層４の上にＴＦＴ１１の主積層体５と同一工程において形成されている。 - 特許庁

In the Y direction which is in parallel with the main surface 1a, a trench 5 is formed so as to penetrate the P-type base region 2 from the N+ type source region 3, and a gate electrode 7 is formed on the surface of the trench 5 via a gate oxide film 6.例文帳に追加

そして、主表面１ａと平行を成すＹ方向において、ｎ^+型ソース領域３からｐ型ベース領域２を貫通するようにトレンチ５を形成し、トレンチ５の表面にゲート酸化膜６を介してゲート電極７を形成する。 - 特許庁

In the case of extending an image in the main scanning direction, picture data are passed from a CCD board 300 through the gate (b) of a selector 1, written/read out in/from a FIFO memory 4 and written in a memory 26 built in a variable power unit 5 from the gate (b) of a selector 2.例文帳に追加

主走査方向の画像の拡大処理時に、画像データはＣＣＤボード３００から、セレクタ１のゲートｂを通過し、ＦＩＦＯメモリ４に書込・読出され、セレクタ２のゲートｂから、変倍ユニット５に設けられたメモリ２６に書き込まれる。 - 特許庁

A gap-insulating film and a gate electrode 17 are formed on the main face of a semiconductor substrate 1, and a sidewall 21 is formed on substrate sidewall, and the semiconductor substrate 1 is oxidized in a state such that a cap-insulating film is present on the gate electrode 17 and a silicon oxide film 22 can be formed.例文帳に追加

半導体基板１の主面上にキャップ絶縁膜およびゲート電極１７、その側壁にサイドウォール２１を形成し、ゲート電極１７上にキャップ絶縁膜が存在する状態で半導体基板１を酸化してシリコン酸化膜２２を形成する。 - 特許庁

Midway of the gate input signal of a PMOS transistor(TR) PM1 of a main driver section 22 transiting from H level to L level, an inverter 20 makes NMOS TRs Ng21,..., Ng2X conductive to charge up a gate capacitance of the PMOS TR PM1.例文帳に追加

メインドライバ部２２のＰＭＯＳトランジスタＰＭ１のゲート入力信号が“Ｈ”レベルから“Ｌ”レベルに遷移する途中で、インバータ２６によりＮＭＯＳトランジスタＮｇ２１，…，Ｎｇ２Ｘをオンさせ、ＰＭＯＳトランジスタＰＭ１のゲート容量を充電させる。 - 特許庁

The process comprises, as main components, 1) a process for manufacturing a removable side wall for manufacturing the ultra-short channel and the side wall control gate with or without a step structure, and 2) the formation of the control gate, by self-alignment, on a storage nitride film and the impurity film.例文帳に追加

本プロセスで用いられる主要素は、１）ステップ構造を有するか、または無しで、超短チャネルおよびサイドウォール制御ゲートを製造するための、除去可能なサイドウォールの製造プロセス、および２）蓄積窒化膜および不純物膜上の制御ゲートの自己整合による形成である。 - 特許庁

The system A (main system) and system B (slave system) are connected together by a communication line, a write gate 5 is connected to a memory 3, and the write gate 5 can be brought under ON/OFF control by the system B through the communication line.例文帳に追加

システムＡ（主システム）とシステムＢ（従システム）とは通信ラインによって接続されており、メモリ３には書込ゲート５が接続されると共に、この書込ゲート５はシステムＢによって通信ラインを介して開閉制御ができるようになっている。 - 特許庁

To constitute a gate drive circuit for driving a main switching element having an MOS gate structure, as an insulating type circuit, which can prevent unnecessary vibration resulting from an input capacity to attain a reduction in a drive loss accompanying higher frequency.例文帳に追加

ＭＯＳゲート構造を有する主スイッチング素子を駆動するゲート駆動回路において、入力容量に起因する不要振動を防止し、高周波化に伴う駆動損失の低減を可能とするゲート駆動回路を絶縁型にて構成すること。 - 特許庁

A trench 23 is formed at a silicon wafer with a surface (110) as a main surface so as to expose a surface (001) vertical to the surface (110) to a trench side wall, and a gate electrode 24 is formed in this trench 23 through a gate oxide film 25.例文帳に追加

（１１０）面を主面とするシリコンウェハに、（１１０）面に垂直な（００１）面がトレンチ側壁に露出するようにトレンチ２３を形成し、このトレンチ２３の中にゲート酸化膜２５を介してゲート電極２４を形成する。 - 特許庁

Thus, just after the switching to turn-off of the MOSFET, a changing speed of the gate voltage is kept high at a lower resistance by both the resistor means and then the changing speed of the gate voltage is relaxed in proper timing depending on the terminal voltage and the main current.例文帳に追加

これにより、ＭＯＳＦＥＴターンオフ切替え直後は両抵抗手段による低い抵抗値でゲート電圧の変化速度を高く保持し、その後端子電圧値と主電流値に応じて適切なタイミングでゲート電圧の変化速度を緩和する。 - 特許庁

To provide a gate overturn preventing device capable of easily adjusting the relative vertical position of a wheel and an engagement tool during construction work or using, lightly and smoothly opening and closing the gate main body while preventing lateral shifting in opening/closing, and preventing damage due to biting in opening/closing.例文帳に追加

施工時、使用中等に車輪と係合具との相対的上下位置を容易に調整できると共に、門扉本体の開閉時に横ずれを防止しながら軽く円滑に開閉でき、開閉時の咬み込み等による損傷を防止できる門扉の転倒防止装置を提供する。 - 特許庁

The memory gate electrode 11i includes a vertically extending portion extending along the side wall of the control gate electrode 12 and a horizontally extending portion extending along the main surface when viewed from a cross-sectional surface, and has an L-shape formed by continuation of both the portions.例文帳に追加

メモリゲート電極１１ｉは横断面で見たときに、コントロールゲート電極１２の側壁に沿うように延在する縦延在部分と上記主表面に沿うように延在する横延在部分とを含み、両者が連続することによってＬ字形状をなしている。 - 特許庁

In the switching power supply device, an integrated circuit comprising a resistance element 24 and a capacitor 25 is arranged between a control winding 12c of a transformer 12 and a gate of FET 11 which is the main switching element, so that the gate voltage of the FET 11 can rise slowly, resulting in FET 11 activation being delayed.例文帳に追加

このスイッチング電源装置では、トランス１２の制御巻線１２ｃと主スイッチング素子であるＦＥＴ１１のゲートとの間に、抵抗素子２４およびコンデンサ２５からなる積分回路を設け、ＦＥＴ１１のゲート電圧の立上がりをなまらせて、ＦＥＴ１１がオンするのを遅延させる。 - 特許庁

In the barrel with grip provided with the grip part 30 on the outer periphery of a barrel main body 10 by double forming, the traces of gate 31 are formed on the end face of the grip part 30 whereby the projected or the recessed traces 31 of gate will not be exposed on the outer peripheral surface of the grip part 30.例文帳に追加

軸筒本体１０の外周に二重成形によってグリップ部３０が設けられたグリップ付き軸筒において、前記グリップ部３０の端面にゲート跡３１を形成することにより、グリップ部３０の外周面に凸状又は凹状のゲート跡３１を露出させない。 - 特許庁

The nonvolatile semiconductor memory device main part 12 comprises a tunnel oxide film 2 laminated on the surface of the P well 9, a floating gate 3, a capacitance insulating film 5 and a control gate 4, and a drain diffused layer 6 and a source diffused layer 7 formed in the surface of the P well 9 in both side positions thereof.例文帳に追加

不揮発性半導体記憶装置主部１２は、Ｐウエル９の表面に積層したトンネル酸化膜２、浮遊ゲート３、容量絶縁膜５および制御ゲート４と、これらの両側位置でＰウエル９の表面に形成したドレイン拡散層６およびソース拡散層７とからなる。 - 特許庁

The main motor drive 27 is provided with an inverter part 29 to bi-directionally convert AC, DC and a gate timing signal generating part 30 to generate a gate timing signal to the inverter part 29 corresponding to a state of power on/off of a power source 16 detected by a power interruption circuit 28.例文帳に追加

メインモータドライブ２７は、直流、交流双方向の変換を行うインバータ部２９と、停電検出回路２８で検出される電源１６の通電又は停電の状態に応じてインバータ部２９へのゲートタイミング信号を発生させるためのゲートタイミング信号生成部３０を備える。 - 特許庁

To provide an opening and shutting control method of a sluice gate and an opening and shutting control system thereof for making the appropriate opening and shutting control of a sluice by accurately detecting the opening and shutting timing of the sluice gate, which is put in a position between the main stream and tributary of a river or between river, channel, canal or the like.例文帳に追加

河川の本支流間や海と河川・水路・運河等の間に設置された水門の開閉タイミングを的確に検知して、水門の適切な開閉制御を行うための水門開閉制御方法及び水門開閉制御システムを提供すること。 - 特許庁

The drain region 17 is composed of an extension 17a provided with an overlap 2 which overlaps with the floating gate electrode 16 in the direction vertical to the surface of the substrate 10 and a drain region main body 17b which scarcely overlaps with the floating gate electrode 16.例文帳に追加

ドレイン領域１７は、浮遊ゲート電極１６と基板面に垂直方向に重なる重なり部分２を持つエクステンション部１７ａと、浮遊ゲート電極１６とほとんど重なり部分２を持たないドレイン領域本体部１７ｂとから構成されている。 - 特許庁

The transistor QR as a pair n+-type semiconductor areas (a source area and a drain area) 13 and 13 formed on the main surface of a substrate 1, and first gate electrodes 5a formed on the paths of the areas 13 and 13 through first gate insulating films 4.例文帳に追加

読み出しＭＩＳトランジスタＱ_Rは、基板１の主面に形成された一対のｎ^+型半導体領域（ソース領域、ドレイン領域）１３、１３と、ｎ^+型半導体領域１３、１３のパス上に第１ゲート絶縁膜４を介して形成された第１ゲート電極５ａとを有している。 - 特許庁

After a MOS type transistor having a gate insulating film 14, a gate electrode layer 16, a source region 24, and a drain region 26 is formed on one main surface of a silicon substrate 10, an interlayer insulating film 28 is formed to cover the transistor.例文帳に追加

シリコン基板１０の一方の主面には、ゲート絶縁膜１４、ゲート電極層１６、ソース領域２４及びドレイン領域２６を有するＭＯＳ型トランジスタを形成した後、このトランジスタを覆って層間絶縁膜２８を形成する。 - 特許庁

On the main face of the same semiconductor substrate IS, a gate insulating film 4a of an inside circuit area ICA is made a high dielectric film, and a gate insulating film 3a of an input and output circuit area I/O is made an oxidation silicon film or a nitriding silicon film.例文帳に追加

同一の半導体基板１Ｓの主面上において、内部回路領域ＩＣＡのゲート絶縁膜４ａは高誘電体膜とし、入出力回路領域Ｉ／Ｏのゲート絶縁膜３ａを酸化シリコン膜または酸窒化シリコン膜とした。 - 特許庁

This pump device is provided with a pump casing 11 pump having an axial flow pump 17 capable of going up and down installed thereon via a slide member 14 fitted from an upper part in such a manner of holding two guide pipes 13 rising in parallel with a gate door main body 8 at a pump gate 3 from outside.例文帳に追加

ポンプゲート３におけるゲート扉本体８に平行に立設された２本のガイドパイプ１３に対し、外側から挟み込むように上方から嵌合されるスライド部材１４を介して昇降可能な軸流ポンプ１７が装着されたポンプケーシング１１ポンプを備える。 - 特許庁

Each of the field-effect transitor cells 20 has a structure of a MOSFET and a drain region 2 and a source region 3 are formed on the main surface of the P-type silicon substrate 1 with spacing and a gate electrode 16 is formed on the channel part 4 between both regions 2, 3 through a gate insulating film 5.例文帳に追加

各電界効果型トランジスタセル２０は、ＭＯＳＦＥＴの構造を有し、ｐ形シリコン基板１の主表面側にドレイン領域２とソース領域３とが離間して形成され、両領域２，３間のチャネル部４上にゲート絶縁膜５を介してゲート電極１６が形成されている。 - 特許庁

This elevator controlling device is provided with a current detecting means 11 that detects currents flowing in the snubber circuits 41a, 41b when a main semiconductor element used in an inverter for an elevator is switched off, and a controlling means 15 that controls the gate resistances of variable gate resistors 40a, 40b.例文帳に追加

エレベーターのインバータに使用する主半導体素子のスイッチングオフ時にスナバ回路４１ａ、４１ｂに流れる電流を検出する電流検出手段１１と、可変ゲート抵抗部４０ａ、４０ｂのゲート抵抗値を制御する制御手段１５とを備える。 - 特許庁

Midway of a gate input signal of a PMOS transistor NM1 of the main driver section 22 transiting from L level to H level, an inverter 27 makes PMOS TRs Pg21,..., Pg2X conductive to charge up the gate capacitance of the NMOS TR NM1.例文帳に追加

メインドライバ部２２のＮＭＯＳトランジスタＮＭ１のゲート入力信号が“Ｌ”レベルから“Ｈ”レベルに遷移する途中でインバータ２７によりＰＭＯＳトランジスタＰｇ２１，…，Ｐｇ２Ｘをオンさせ、ＮＭＯＳトランジスタＮＭ１のゲート容量を放電させる。 - 特許庁

Thus, a decouping capacitor formed of the field dummy areas, the gate insulating film dummy patterns 21a and the gate electrode dummy patterns 31a in the p- well 23 is connected to a main electronic circuit in parallel, by using the dummy pattern used in the CMP process.例文帳に追加

上記の構成により、ＣＭＰ工程において用いられるダミーパターンを利用することによって、ｐ^-ウェル２３内のフィールドダミー領域、ゲート絶縁膜ダミーパターン２１ａおよびゲート電極ダミーパターン３１ａからなるデカップルコンデンサが主たる電子回路に並列に接続されることとなる。 - 特許庁

The thin-film transistor comprises an oxide semiconductor thin-film layer composed of zinc oxide as the main component, deposited on a substrate, and forming a channel; a gate insulating film; and a gate electrode at least, wherein hydrogen is contained at least in the oxide semiconductor thin-film layer.例文帳に追加

基板上にチャネルとして形成される酸化亜鉛を主成分とする酸化物半導体薄膜層と、ゲート絶縁膜と、ゲート電極とを少なくとも有し、該酸化物半導体薄膜層中に水素を少なくとも含有することを特徴とする薄膜トランジスタである。 - 特許庁

The die pad 5 is made to come in contact with a supporting part 10 when the lead frame 4 is placed on a lower die 1, the lower die 1 and an upper die 2 are clamped, melting resin 11 is injected into a main cavity 8 from the pin gate 9 and cured, and the lower die 1 and the upper die 2 are opened for gate braking.例文帳に追加

下型１にリードフレーム４を載置する際に支持部１０上にダイパッド５が接触するようにし、下型１と上型２とを型締めし、ピンゲート９から主キャビティ８に溶融樹脂１１を注入して硬化させ、下型１と上型２とを型開きしてゲートブレークする。 - 特許庁

The device includes a silicon pillar 12 that is formed almost perpendicularly to a main surface of a substrate 10, first and second impurity diffused layers 14, 16 that are arranged in a lower part and an upper part of the silicon pillar 12, respectively, a gate electrode 18 that is arranged penetrating the silicon pillar 12 horizontally, and a gate insulating film 20 that is arranged between the gate electrode 18 and the silicon pillar 12.例文帳に追加

基板１０の主面に対してほぼ垂直に形成されたシリコンピラー１２と、シリコンピラー１２の下部及び上部にそれぞれ設けられた第１及び第２の不純物拡散層１４，１６と、シリコンピラー１２を水平方向に貫いて設けられたゲート電極１８と、ゲート電極１８とシリコンピラー１２との間に設けられたゲート絶縁膜２０とを備える。 - 特許庁

The semiconductor device is provided with a gate insulating film 13 formed of pyro ceramics which has an amorphous matrix layer 22 arranged on the main surface of the silicon substrate 11, and crystal 21 of the high dielectric constant dispersed in the amorphous matrix layer; and with a gate electrode 14 disposed on the gate insulating film.例文帳に追加

半導体装置は、シリコン基板１１の主表面上に設けられたアモルファスマトリックス層２２と前記アモルファスマトリックス層中に散在された高誘電率の結晶体２１とを備えたパイロセラミクスにより形成されたゲート絶縁膜１３と、前記ゲート絶縁膜上に設けられたゲート電極１４とを具備している。 - 特許庁

A MONOS element 71 comprises a first gate insulating film 111 so formed on a main surface 1f as to be positioned above an n-type well region 2n, a first gate electrode 51 provided on the first gate insulating film 111, and a pair of p-type impurity regions 33 and 36 constituted of a p-type impurity region.例文帳に追加

ＭＯＮＯＳ素子７１は、ｎ型ウェル領域２ｎ上に位置するように主表面１ｆ上に形成された第１のゲート絶縁膜１１１と、第１のゲート絶縁膜１１１上に設けられた第１のゲート電極５１と、ｐ型不純物領域により構成される１対のｐ型不純物領域３３および３６とを含む。 - 特許庁

Then widths W_C1 and W_C2 of first and second overlap regions 29a and 29b where the first and second main electrodes overlap with the active region, respectively, in a gate width direction 31 are ≥10 times as large as a width W_G of a third overlap region 35 where the gate electrode overlap with the active region in the gate width direction.例文帳に追加

そして、第１及び第２主電極と活性領域とが重なる第１及び第２重なり領域２９ａ及び２９ｂの、ゲート幅方向３１に沿った幅Ｗ_Ｃ１及び幅Ｗ_Ｃ２は、ゲート電極と活性領域とが重なる第３重なり領域３５の、ゲート幅方向に沿った幅Ｗ_Ｇの１０倍以上である。 - 特許庁

The semiconductor device 100 includes: a semiconductor substrate 2; a diffusion layer 4 provided in the semiconductor substrate; a gate insulation film 12 provided on the semiconductor substrate; a gate electrode 14 provided on the gate insulation film; and a Ni silicide layer 8 selectively provided on the diffusion layer, wherein a metal cap film 18 having Co as a main component is selectively provided on the Ni silicide layer 8.例文帳に追加

半導体装置１００は、半導体基板２と、半導体基板内に設けられた拡散層４と、半導体基板上に設けられたゲート絶縁膜１２と、ゲート絶縁膜上に設けられたゲート電極１４と、拡散層上に選択的に設けられたＮｉシリサイド層８と、を含み、Ｎｉシリサイド層８上にはＣｏを主成分とするメタルキャップ膜１８が選択的に設けられている。 - 特許庁

When writing redundancy, the redundancy sub bit line RSB and a main bit line MBL are coupled in a select gate region SGA2 and when reading the redundancy, the redundancy sub bit line RSB and the redundancy bit line RBL are coupled in the redundancy gate region RGA of the same layout as the layout of the select gate region SGA.例文帳に追加

冗長書込時には、セレクトゲート領域ＳＧＡ２にて、冗長サブビット線ＲＳＢとメインビット線ＭＢＬとが結合され、冗長読出時には、セレクトゲート領域ＳＧＡと同レイアウトの冗長ゲート領域ＲＧＡにて、冗長サブビット線ＲＳＢと冗長ビット線ＲＢＬとが結合される。 - 特許庁

The wiring circuit board has an emitter pattern connected to the emitter of the power semiconductor element and a gate pattern connected to the gate of the power semiconductor element, the gate pattern having an induction causing pattern extending in parallel to a direction where the current of the main electrode terminal flows while not shielded by the emitter pattern.例文帳に追加

そして、該配線回路基板は、パワー半導体素子のエミッタに接続されるエミッタパターンと、パワー半導体素子のゲートに接続されるゲートパターンとを備え、該ゲートパターンは、該エミッタパターンによりシールドされず該主電極端子の電流の流れる方向と平行方向に伸びる誘導発生用パターンとを有する。 - 特許庁

A rotatable auxiliary water flow directing plate is projected upward of the auxiliary roof gate to the front end of the steel-made door body of the main roof gate and, at the same time, a sliding material sliding while supporting the front end of the auxiliary water flow directing plate is provided to the upper surface of the steel-made door body of the auxiliary roof gate.例文帳に追加

そして、前記主起伏ゲートの鋼製扉体の先端に、構成扉体の回転軸と平行な回転軸によって回転自由な副導流板を、副起伏ゲートの上方に突き出すと同時に、副起伏ゲートの鋼製扉体の上面に、前記副導流板の先端を支持しつつ摺動させる摺動材を設けたものである。 - 特許庁

In a semiconductor device having a dual gate electrode and two main electrodes, a wiring layer 24 is taken out from a second gate electrode 21 of the dual gate electrode, the wiring layer 24 is connected to a source electrode 23 through an insulating film 25, a MIM capacitor 26 composed of the wiring layer 24, the insulating film 25, and the source electrode 23 is arranged in the interior of a semiconductor device 1.例文帳に追加

デュアルゲート電極と、２つの主電極とを有する半導体素子において、デュアルゲート電極の第２ゲート電極２１から配線層２４を延出し、配線層２４を絶縁膜２５を介して、ソース電極２３に接続し、配線層２４と絶縁膜２５とソース電極２３で構成されるＭＩＭキャパシタ２６を半導体素子１内部に配置した。 - 特許庁

The source driver 51 controlled by the timing controller 520 supplies video signals to common source lines DLm (DLs), connected to the main panel PNL1 and the sub panel PNL2; and the gate driver 51 supplies scanning signals to each of gate lines GLm, GLms, belonging to the main panel PML1 and the sub panel PNL2, respectively.例文帳に追加

タイミングコントローラ５２０の制御の下に、ソースドライバ５１は、メインパネルＰＮＬ１とサブパネルＰＮＬ２に連通する共通のソース線ＤＬｍ（ＤＬｓ）に映像信号を供給し、ゲートドライバ５１はメインパネルＰＮＬ１とサブパネルＰＮＬ２のそれぞれに個別に有する各ゲート線ＧＬｍ、ＧＬｍｓに走査信号をそれぞれ供給する。 - 特許庁

In an Insulated Gate Bipolar Transistor (IGBT) provided with a pair of main electrodes (emitter-collector electrodes) and a trench gate electrode 32 controlling the on-off state of the electric current flowing between a pair of the main electrodes, an n-type floating semiconductor region is formed in a body region 28 side from the bonding interface of the body region 28 and a drift region 26.例文帳に追加

一対の主電極（エミッタ・コレクタ電極）と、その一対の主電極間を流れる電流のオン・オフを制御するトレンチゲート電極３２を備えているＩＧＢＴ(Insulated Bipolar Transistor)において、ボディ領域２８とドリフト領域２６の接合界面よりボディ領域２８側にｎ型のフローティング半導体領域が形成されていることを特徴としている。 - 特許庁