意味 | 例文 (837件) |
Main Gateの部分一致の例文一覧と使い方
該当件数 : 837件
Although a limiting resistor for preventing inrush current to the capacitor C which is in discharge state at the time of start is not provided in a load driver 100, the controller 20 controls the gate voltage of a power MOSFET 40 in the system main relay SMR3 in a saturation region within such a range as the power MOSFET 40 does not exceed the maximum rated power.例文帳に追加
ここで、この負荷駆動装置100においては、起動時に放電状態にあるコンデンサCへの突入電流を防止するための制限抵抗が設けられていないところ、制御装置20は、システムメインリレーSMR3のパワーMOSFET40が最大定格電力を超えない範囲であって、かつ、飽和領域で動作するようにパワーMOSFET40のゲート電圧を制御する。 - 特許庁
In the case where the source and drain regions 23 are expanded by removing a dummy side wall 22 after the side wall 22 and source and drain regions 23 are formed, the side wall 22 is removed after protective oxide films 38 are formed on the main surfaces of the gate electrode 21 and source and drain regions 23.例文帳に追加
一旦ダミーサイドウォール22を形成し、ソースドレイン領域23を形成した後、ダミーサイドウォール22を除去してソースドレイン領域23を拡張する場合に、ゲート電極21やソースドレイン領域23の主面に保護酸化膜38を形成してからダミーサイドウォール22を除去する。 - 特許庁
A control circuit has a gate drive circuit A1 which includes a control input Ctrl, auxiliary voltage inputs UA+ and UA- and an auxiliary voltage output UAO, 1st and 2nd semiconductor switches S1 and S2 which respectively include control electrodes G and main electrodes S and D, 1st and 2nd resistors R1 and R2 and 1st and 2nd Zener diodes Z1 and Z2.例文帳に追加
本制御回路は、制御入力Ctrl、補助電圧入力UA+、UA−および出力UAOを含むゲート駆動回路A1、それぞれが制御電極G、主電極S、Dを含む第1および第2の半導体スイッチS1、S2、第1および第2の抵抗R1、R2、第1および第2のツェナーダイオードZ1、Z2を含む。 - 特許庁
The LSI circuit 1 is constituted by forming a processor 2 for performing main control, a memory 3 for executing the processor, a logic circuit 6 for forming the timing gate of the processor 2, a controller 4 for performing interface control with the outside, and a digital signal processor for performing servo control of the optical head on one chip.例文帳に追加
このLSI回路1は、主制御を行うプロセッサ2と、プロセッサの実行のためのメモリ3と、プロセッサ2のタイミングゲートを作成するロジック回路6と、外部とのインターフェース制御を行うコントローラ4と、光学ヘッドをサーボ制御するデジタルシグナルプロセッサとをワンチップ上に形成したものである。 - 特許庁
The synchronous rectifier circuit (DC-DC converter) 1 includes a CR integration circuit 23 for delaying an output of a secondary-side main winding 10B, and a discharging circuit 24 which discharges a gate voltage of a rectifying transistor Q2 by making a transistor Q3 conductive by receiving an output of the CR integration circuit 23.例文帳に追加
同期整流回路(DC−DCコンバータ)1は、2次側主巻線10Bの出力を遅延させるためのCR積分回路23と、CR積分回路23の出力を受けてトランジスタQ3が導通することによって、整流用のトランジスタQ2のゲート電圧を放電させる放電回路24とを含む。 - 特許庁
The reach through layer plug PL is formed in a reach through groove 15 which penetrates insulation films 20 and 14, a gate insulation film 4 and the epitaxial layer 2 and reaches the main surface of the semiconductor substrate 1, and it is electrically connected with a p^+-type diffused layer 16 formed on the semiconductor substrate 1 on the bottom of the reach through groove 15.例文帳に追加
このリーチスルー層プラグPLは、絶縁膜20,14、ゲート絶縁膜4およびエピタキシャル層2を貫通して半導体基板1の主面に達するリーチスルー溝15内に形成されており、そのリーチスルー溝15の底部の半導体基板1に形成されたp^+型拡散層16に電気的に接続されている。 - 特許庁
The plate-like source electrode 50s and the plate-like gate electrode 50g are provided with a main-surface electrode connection 53 that is comprised of a first connection 54a and a second connection 54b with different thicknesses, thus processing large current for a short time as well as reducing the generation of chip cracks when mounting the semiconductor chip.例文帳に追加
かかる板状ソース電極50s、板状ゲート電極50gは、その主面電極接続53の構成を、厚さの異なる第1接続部54a、第2接続部54bから構成し、短時間での大電流の処理と、半導体チップの搭載に際してのチップクラックの発生の低減とを両立した構成とする。 - 特許庁
The semiconductor device comprises a semiconductor substrate 50, a trench formed in a p-well 70 on the main surface of the semiconductor substrate 50, a separation region 40 which is formed in the trench and comprises a defective embedding point 41, and an assist gate electrode 12 whose one part is formed on the separation region 40 and comprises an end on the defective embedding point 41.例文帳に追加
半導体装置は、半導体基板50と、半導体基板50の主表面上のpウエル70に形成されたトレンチと、トレンチ内に形成され、埋込み不良箇所41を有する分離領域40と、その一部が分離領域40上に形成され、埋込み不良箇所41上に終端部を有するアシストゲート電極12とを備える。 - 特許庁
The main controller 6, when a gate lock switch 6 is switched to a lock position with an engine driven, outputs an engine stop signal to stop the engine after the lapse of a predetermined time, and outputs a relay driving signal and switches the relay 8 to a conduction state and the relays 10, 12 to a non-conduction state.例文帳に追加
メインコントローラ6は、エンジンが駆動されている状態で、ゲートロックスイッチ6がロック位置に切り換えられたとき、所定時間の経過後に、エンジン停止信号を出力してエンジンを停止すると共に、リレー駆動信号を出力して、リレー8を導通状態に、リレー10,12を非導通状態に切り換える。 - 特許庁
In hierarchical bit line structure provided with a main bit line and a sub-bit line, whole chip size can be reduced by arranging a serial diode switch requiring no additional gate control signal and a unit serial diode cell comprising a nonvolatile ferroelectric capacitor between the word line and the sub-bit line so as to realize the cross point cell array.例文帳に追加
本発明は、メインビットラインとサブビットラインを備える階層的ビットライン構造において、別途のゲート制御信号が不要な直列ダイオードスィッチと不揮発性強誘電体キャパシタからなる単位直列ダイオードセルをワードラインとサブビットラインとの間に配置してクロスポイントセルアレイを具現することにより、全体的なチップサイズを縮小することができる。 - 特許庁
As a gate insulating layer of a field-effect transistor, a liquid containing neither paste agent nor thickener, and the main component of which is an ion liquid, the liquid having a directivity in molecule (negative ion species when a hole is injected into a semiconductor layer or positive ion species when an electron is injected into the semiconductor layer) is used.例文帳に追加
電界効果トランジスタのゲート絶縁層として糊剤又は増粘剤を含まず液状であって、その主要成分がイオン液体であるものを用い、分子内に方向性を有するイオン液体(半導体層に正孔を注入する際は、陰イオン種、半導体層に電子を注入する際は、陽イオン種)を用いる。 - 特許庁
After this, a resist pattern 12 having openings 13 and 14 is formed at a part on an area with the gate electrode 6 of a desired NMOS within a memory cell array area A, and at a part on the film 4 positioned another circuit and the main circuit by using a mask for writing revised data.例文帳に追加
その後、改訂済みのデータ書き込み用マスクを用いて、メモリセルアレイ領域A内の所望のNMOSのゲート電極6を中心とする領域上の部分及び他の回路と主回路との間に位置するフィールド酸化膜4上の部分に開口13,14を有するレジストパターン12を形成する。 - 特許庁
A word line WL which functions as the gate electrode of the selective MISFET of a DRAM is made on the main surface of a semiconductor substrate, and then, plugs (a connecting plug BP and a plug made in a pattern SNCT) to be connected with the source and drain regions of the MISFET are made in the insulating film covering the word line WL.例文帳に追加
半導体基板の主面上にDRAMの選択MISFETのゲート電極として機能するワード線WLを形成した後、ワード線WLを覆う絶縁膜にMISFETのソース、ドレイン領域と接続するプラグ(接続プラグBPおよびパターンSNCTに形成されるプラグ)を形成する。 - 特許庁
The CPU 311 of the main control board 301 is provided with a first input port 351, and detected results from ball detection sensors such as winning port sensors 152a-152c, a count sensor 153, an upper operation port sensor 154a, a lower operation port sensor 154b and a gate sensor 155 are inputted to the first input port 351.例文帳に追加
主制御基板301のCPU311には第1入力ポート351が設けられており、第1入力ポート351には、入賞口センサ152a〜152c、カウントセンサ153、上作動口センサ154a、下作動口センサ154b及びゲートセンサ155といった球検知センサからの検知結果が入力される。 - 特許庁
Next, an insulating film is made on the element-forming region at the main face of the substrate and on an element isolating region, and the insulting film 11 is left on the element isolating region through selective anisotropic etching, and also a sidewall spacer A, on the sidewall of the gate electrode 7, and a connection hole 11B, on the semiconductor region, are made.例文帳に追加
次に基板主面の素子形成領域上と素子分離領域上に絶縁膜を形成し、異方性エッチングを選択的に行なって素子分離領域上に絶縁膜11を残存させると共に、ゲート電極7の側壁にサイドフォールスペーサ11A、半導体領域上に接続孔11Bを形成する。 - 特許庁
The hydrogen containing water vapor is supplied to a main surface of a semiconductor wafer 1A heated at a predetermined temperature or to its neighborhood to improve a profile of the side wall end of the gate electrode, then, the water is produced by reacting the hydrogen contained in the exhaust gas after oxidation treatment and the oxygen introduced from outside through catalysis, and discharged.例文帳に追加
そして、所定の温度に加熱された半導体ウエハ1Aの主面またはその近傍に水蒸気を含む水素ガスを供給してゲート電極の側壁端部のプロファイルを改善した後、酸化処理後の排ガスに含まれる水素と外部より導入した酸素とを触媒作用によって反応させて水を生成し、排出する。 - 特許庁
The liquid crystal display device is equipped with a liquid crystal display panel 100, a driver controller 200, a source driver 300, a gate driver 400, a drive signal generation circuit 500, a video signal distribution circuit 600, a detector 710, a microcomputer 720, a main power source 730, a power source control section 740, and an auxiliary power source 750.例文帳に追加
液晶表示装置は、液晶表示パネル100とドライバコントローラ200とソースドライバ300とゲートドライバ400と駆動信号発生回路500と映像信号分配回路600と検出器710とマイクロコンピュータ720と主電源730と電源制御部740と補助電源750とを備える。 - 特許庁
This multi-voice demodulator is a multi-voice demodulator having a noise canceller, and band elimination filters 5, 16 to eliminate a sub voice carrier are placed to a pre-stage of main voice and sub voice signal gate circuits 7, 17 to decrease a change in a storage level by the sub voice carrier so as to reduce a noise by the holding operation in the case of the holding.例文帳に追加
ノイズキャンセラーを有する音声多重復調器で主音声および副音声信号のゲート回路7,17の前段に副音声キャリアを除去する帯域除去フィルタ5,16を設置し、保持動作時、副音声キャリアによる保持レベルの変化をおさえ保持動作によるノイズを低減する。 - 特許庁
The gate driver IC chip and the pre-driver IC chip of the drive unit for the brushless motor are integrated by epoxy mold resin into one high withstand voltage pre-driver IC, whereby it is made into such simple constitution that the main components on a printed wiring board being the embodiment of the drive unit are only the above high withstand voltage pre-driver IC, a MOSFET, and peripheral passive parts.例文帳に追加
ブラシレスモータの駆動装置のゲートドライバICチップとプリドライブICチップをエポキシモールド樹脂で一体成型し、1つの高耐圧プリドライブICとしたことで、駆動装置の具現化であるプリント配線板上の主要部品は、前記高耐圧プリドライブIC並びにMOSFETと周辺受動部品だけという簡単な構成とした。 - 特許庁
A downstream side arm 32 for installing a counterweight 9 is installed via an angle adjusting mechanism 33 on first/second main shafts 5A, 5B for fixing an upstream side gate arm 10 for installing a door body 7, and the downstream side arm 32 is composed of a rotational center side arm part 35 and a rear side arm part 37 joined via an extensible/contractible bolt 36.例文帳に追加
扉体7を取付けた上流側ゲートアーム10を固着する第1、第2の主軸5A,5Bに、カウンタウエイト9を取付けた下流側アーム32を角度調整機構33を介して取付け、下流側アーム32は伸縮ボルト36を介して結合される回動中心側アーム部35及び端部側アーム部37から構成した。 - 特許庁
This device comprises a gate electrode 7 formed on a semiconductor substrate 1, two conductive layers 3 to be a source or drain, which are formed on the semiconductor substrate 1, and at least two channel layers 2a, 2b, which are arranged in a direction perpendicular to a main surface of the semiconductor substrate 1 and are formed so as to connect in parallel to the two conductive layers 3.例文帳に追加
半導体基板1上に形成されたゲート電極7と、半導体基板1に形成されたソースあるいはドレインとなる2つの導電層3と、半導体基板1の主面に垂直方向に並んで、2つの導電層3に並列接続するように形成された少なくとも2つのチャネル層2a,2bとを有する。 - 特許庁
A di/dt feedback part 23 of the semiconductor element driving circuit 13 generates a feedback voltage VFB based on temporal change, or a time differential value dIc/dt, of a collector current Ic of the IGBT 11 that is a main current of the electronic circuit 1, and adds the feedback voltage VFB to the gate-emitter voltage Vge of the IGBT 11 as a part of it.例文帳に追加
半導体素子駆動回路13のdi/dt帰還部23は、電子回路1の主電流であるIGBT11のコレクタ電流Icの時間的変化、即ち時間微分値dIc/dtに基づき帰還電圧VFBを生成し、IGBT11のゲート−エミッタ間の電圧Vgeの一部として加算する。 - 特許庁
The inside of a chamber is provided with a heater 1 for heating wafers, a cathode 2 as a sputter cathode, a shield 3 for preventing the deposition of films to the chamber, a cryopump 4 as a main exhaust unit of sputter gases, a conductance plate 5 attached to obtain the conductance of exhaust, and a valve element 6 of a gate valve for shielding a section between the chamber and the cryopump 4.例文帳に追加
チャンバ内にはウェハを加熱するためのヒータ1と、スパッタ陰極であるカソード2と、チャンバへの膜付着を防止するためのシールド3と、スパッタガスの主排気であるクライオポンプ4と、排気のコンダクタンスを得るために取付けらているコンダクタンスプレート5と、チャンバとクライオポンプ4との間を遮蔽するためのゲートバルブ弁体6とが配設されている。 - 特許庁
After a word line WL functioning as a gate electrode of a selection MISFET in a DRAM is formed on the main surface of a semiconductor substrate, a plug (to be formed on a connection plug BP and a pattern SNCT) is formed to be connected with the source/drain of an MISFET is formed on an insulating film covering the word line WL.例文帳に追加
半導体基板の主面上にDRAMの選択MISFETのゲート電極として機能するワード線WLを形成した後、ワード線WLを覆う絶縁膜にMISFETのソース・ドレインとと接続するプラグ(接続プラグBPおよびパターンSNCTに形成されるプラグ)を形成する。 - 特許庁
To provide a flip-up type gate that can eliminate a disadvantage such as an accident caused by a forward projection of a door and widen a usable space inside the door by minimizing the projection, and can offer more reliable opening/closing motion of the door by opening/closing the door without crossing main arms and auxiliary arms.例文帳に追加
扉の前方へのせり出しをできるだけなくし得て、せり出しに起因する事故等の不都合をなくし、扉内の利用空間を広くでき、更に、主アームと補助アームとを交差させることなく扉の開閉動作を行うことができ、而して、扉のより確実な開閉動作を行い得る跳ね上げ式門扉を提供すること。 - 特許庁
The image display device includes: a gate driver 91 which outputs a drive signal to pixels from each output line 91a corresponding to each row of the pixels and sequentially switches the pixels into a displayable state for each row, to scan; switching elements 91d and 91e which are provided on the output lines 91 of odd-numbered and even-numbered rows; and a main CPU 12.例文帳に追加
映像表示装置は、画素の各行にそれぞれ対応した各出力ライン91aから画素に駆動信号を出力し、画素を行毎に、表示可能な状態に順次切り替え、走査するゲートドライバ91と、奇数/偶数番目の行の出力ライン91上に設けられたスイッチング素子91d、91eと、メインCPU12とを備える。 - 特許庁
A drawing pulse generation part 27 of an optical disk recording device 1 determines a bit string of main data included in a bit string signal of the framed data supplied from an encoder 23 and generates a pulse signal DOTX1 and a pulse signal DOTX2 from the determination result to output them to a gate circuit 28.例文帳に追加
光ディスク記録装置1の描画パルス生成部27は、エンコーダ23から供給されるフレーム化されたデータのビット列信号に含まれるメインデータのビット列を判定し、その判定結果から、パルス信号DOTX1とパルス信号DOTX2を生成し、ゲート回路28に出力する。 - 特許庁
Forced discharge circuits G1-Gn, forcibly discharge electric charges in main high-speed switch elements IGBT1-IGBTn, and voltages VJ1-VJn at connection sections J1-Jn and gate voltages VK1-VKn of 2nd NMOS transistors TRs QB1-QBn are also discharged within a time which depends on pulse width setting resistors RF1-RFn.例文帳に追加
強制放電回路G_1〜G_nによって、強制的に主高速スイッチ素子IGBT_1〜IGBT_nの電荷を放電すると共に、接続部J_1〜J_nの電圧VJ_1〜VJ_n及び第2NMOSトランジスタQB_1〜QB_nのゲート電圧VK_1〜VK_nにおいても、パルス幅設定用抵抗RF_1〜RF_nによって決められた時間に放電するようにした。 - 特許庁
As a switch element 11a for a primary switch portion 11, a main switch element is used which is connected serially to a commercial power supply 2 and the load 3, has each of gates G1 and G2 where a control voltage is applied to each of connecting points D1 and D2, and has a horizontal dual-gate transistor structure including one voltage resistance portion.例文帳に追加
主開閉部11のスイッチ素子11aとして、商用電源2及び負荷3に対し直列に接続され、それぞれ接続点D1,D2に対し制御電圧が印加されるゲートG1,G2を1箇所ずつ有し、耐電圧部を1箇所とする横型のデュアルゲートトランジスタ構造の主スイッチ素子を使用する。 - 特許庁
This device is provided with a field programmable gate array 11 which is rewritable in on-board state, is provided with a main function as a programmable controller and performs processing to a sequence instruction and a microprocessor 3 which has a network interface function executable parallelly with the operation of the main function of the programmable controller and performs processing to a microprocessor instruction besides a sequence instruction.例文帳に追加
オンボードにて書替え可能であり、プログラマブルコントローラとしての主要機能を備え、シーケンス命令に対する処理を行うフィールドプログラマブルゲートアレイ11と、前記プログラマブルコントローラとしての主要機能の動作と並列的に実行可能なネットワークインタフェース機能を有し、前記シーケンス命令以外のマイクロプロセッサ命令に対する処理を行うマイクロプロセッサ3を備える。 - 特許庁
This voltage-driven type power element is equipped with cell blocks 8, provided on the top surface of a semiconductor substrate 2, gate pads 9 provided by the cell blocks 8, main emitter electrodes 10 provided by cell blocks 8, and two subordinate emitter electrodes 11 and 12, which are provided to one of the cell blocks 8 to constitute current mirrors with the main emitter electrodes 10 and differing in the number of unit cells.例文帳に追加
本発明の電圧駆動型パワー素子は、半導体基板2の表面に設けられた複数のセルブロック8を備え、これら複数のセルブロック8毎にそれぞれ設けられた複数のゲートパッド9を備え、複数のセルブロック8毎にそれぞれ設けられた複数の主エミッタ電極10を備え、複数のセルブロック8の中の1つのセルブロック8に設けられ前記主エミッタ電極10とカレントミラーを構成するものであってユニットセルの個数が異なる2個の従エミッタ電極11、12を備えるように構成したものである。 - 特許庁
The 2nd delay 411 counts up main scanning gates lgate' delayed by the 1st delay 408 or subscanning synchronization lsync' by the number B and delaying the gate 'fgate' as fgate' and the thinning device 414 thins out the gate lgate' delayed by the 1st delay 408 by C/D and outputs the thinned gate.例文帳に追加
主走査,副走査ゲート信号に基づいて信号内の画像データを処理する複数の演算装置401,402/407と、それらにはさまれる位置にあるDSP403と、DSP403への画像データに付随する主走査ゲートlgateを画素数Aだけ遅延する第1遅延408と、副走査ゲートfgateをライン数Bだけ遅延する第2遅延411と、主走査ゲートlgateを規則的C/Dに間引く装置414と、を持ち、第2遅延411は、第1遅延408が遅延した主走査ゲートlgate'又は主走査同期lsync'を、Bだけカウントしてその間副走査ゲートfgateを遅延したものfgate'とし、間引414は、第1遅延408が遅延した主走査ゲートlgate'をC/Dに間引いて出力する、画像デ−タ処理装置400。 - 特許庁
This voltage-driven type power element is equipped with cell blocks 8, provided on the top surface of a semiconductor substrate 2, and provided with gate pads 9 by the cell blocks 8, and provided with main emitter electrodes 10 by cell blocks 8, and equipped with subordinate emitter electrodes 11 constituting current mirrors with the master emitter electrodes 10 provided by the cell blocks 8.例文帳に追加
本発明の電圧駆動型パワー素子は、半導体基板2の表面に設けられた複数のセルブロック8を備え、これら複数のセルブロック8毎にそれぞれ複数のゲートパッド9を設け、前記複数のセルブロック8毎にそれぞれ複数の主エミッタ電極10を設け、そして、前記複数のセルブロック8毎にそれぞれ設けられ前記複数の主エミッタ電極10とカレントミラーを構成する複数の従エミッタ電極11を備えて構成されたものである。 - 特許庁
To provide an EPROM device which can improve datagram retention property in a single poly OTP (one time programmable) cell, and prevent leak of electron charged at a floating gate, and provide a semiconductor device which can secure the datagram retention property in the single poly OPT cell, and HCI and insulating properties in a transistor constituting a main chip in other regions except OTP cell region simultaneously, and its manufacturing method.例文帳に追加
シングルポリOTPセルにおけるデータリテンション特性を向上させ、フローティングゲートに荷電された電子の漏れを防止できるEPROM素子と、シングルポリOTPセルにおけるデータリテンション特性を確保すると同時に、OTPセル領域を除いた他の領域でメインチップを構成するトランジスタにおけるHCI特性及び絶縁特性を確保できる半導体素子及びその製造方法を提供する。 - 特許庁
In the horizontal insulated gate bipolar transistor, there are four or above stripe-like collectors which are insulated and separated from a semiconductor substrate, are formed by straddling a plurality of adjacent single crystal silicon regions, are formed on main surfaces of a plurality of the single crystal silicon regions, and are arranged in end parts of the single crystal silicone regions interposing stripe-like emitters arranged by making them face the collectors.例文帳に追加
本発明の横型絶縁ゲートバイポーラトランジスタは、半導体基板から互いに絶縁分離されていて隣接した複数の単結晶シリコン領域に跨って形成されており、前記複数の単結晶シリコン領域の各主表面に形成した、ストライプ形状のコレクタが、該コレクタに対向して配置したストライプ形状のエミッタを挟み、単結晶シリコン領域の端部に配置したコレクタの数が4つ以上ある。 - 特許庁
The voltage-compliant multiple-stage extrinsic transconductance amplification high electron mobility transistor has a buffer layer, a main channel layer, a superlattice structure having a cumulative thickness of GaInAs/GaAs, a single-atom δ-doping career supply layer, a gate Schottky contact layer, a drain/source ohmic contact layer, successively disposed on a semiconductor substrate, in which the superlattice structure includes a barrier layer and a subchannel layer.例文帳に追加
電圧順応性のある多段階外因相互コンダクタンス増幅高電子移動度トランジスタは、半導体基板上に、順に、バッファ層と、主チャンネル層と、ガリウムインジウム砒素/ガリウム砒素の厚さが累積的である超格子構造と、単原子δ-ドーピングキャリア供給層と、ゲートショットキーコンタクト層と、ドレーン/ソースオーミックコンタクト層とが配置され、その中で、上記超格子構造には、障壁層とサブチャンネル層とがある。 - 特許庁
Work to which he is believed to have contributed include: the tamaya (mausoleum) for Kasuga no Tsubone (during the Keicho era (1596 - 1615), relocation of the waiting room); the haiden (hall of worship) of the Himuro-jinja Shrine (Keicho era (1596 - 1615), relocation of Dairi Chitei (an arbor by a pond of the Imperial Palace)); Shinden of the Daikaku-ji Temple (became Chugu Shinden in the Genna era (1615 - 1617) upon the expansion of the dairi (Imperial Palace) first constructed in the Keicho era); Toshogu (Priest house), tea house and south garden (Tsuru-Kame garden (literally, crane-turtle garden)) of hojo (abbot's chamber) of Konchi-in; south garden of hojo of the honbo (priests main living quarters) of the Nanzen-ji Temple; Mittanseki (tea house) of Ryukoin of Daitoku-ji Temple; stone bridge in front of the front gate of Kohoan, a front garden and Bosenseki Roji of the same (building was lost to fire in the Kansei era (1789 - 1800) and restored in the original style); and the islands and stone-lined eastern shore of the south garden of Sento Gosho. 例文帳に追加
彼が奉行として参画したと思われる遺構は、建築としては妙心寺麟祥院の春日のつぼね霊屋(慶長年間、うち溜りを移建)、氷室神社拝殿(慶長年間、内裏池亭を移建)、大覚寺宸殿(慶長年間の内裏の元和期増造の際に中宮宸殿となる)、金地院東照宮、同茶室、同方丈南庭(鶴亀庭)、南禅寺本坊方丈南庭、大徳寺竜光院密庵席(みったんせき)、孤篷庵表門前の石橋、同前庭、同忘筌席露地(建築は寛政年間に焼失後、旧様式を踏襲して復元された)、仙洞御所南池庭のいで島およびその東護岸の石積み部分などである。 - Wikipedia日英京都関連文書対訳コーパス
意味 | 例文 (837件) |
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