「Main Gate」に関連した英語例文の一覧と使い方(16ページ目) - Weblio英語例文検索

To prevent the occurrence of a welding accident of a main connecting point of an output-side contactor by blocking a gate of each power semiconductor element installed in a power converter, when a power loss accident of the like occurs at the side of an output-side operation drive circuit.例文帳に追加

出力側操作ドライブ回路側で電源喪失事故などが発生したとき、電力変換装置内に設けられた各パワー半導体素子のゲートを遮断して、出力側コンタクタの主接点溶着事故などが発生しないようにする。 - 特許庁

When the change lever 4 approaches to a drive range, the engagement part 34 is engaged with the engagement piece 72, and engagement with the engagement piece 72 is removed at turning of the switching member body 30 accompanying with the movement of the change lever 4 from the drive range to the other range of the main gate.例文帳に追加

この係止部３４は、チェンジレバー４がドライブレンジにきたときに、係止片７２と係止し、ドライブレンジからメインゲートの他のレンジへのチェンジレバー４の移動に伴う切換部材本体３０の回動に際して係止片７２との係止が外れる。 - 特許庁

The height of the upper surface of an element separation insulating film 24 between an adjacent data transfer line contacts is higher than that of the main surface of a semiconductor substrate 23 in an element region between the first selection gate transistor and data transfer line contact.例文帳に追加

隣接するデータ転送線コンタクトの間の素子分離絶縁膜24の上面の高さは、第１の選択ゲートトランジスタとデータ転送線コンタクトとの間の素子領域における半導体基板23の主表面の高さより高い。 - 特許庁

When a word line WL is selected, the main decoder section 6 controls individually respective sub-decoders 8a, 8b by these power sources and control signals, also, selects an arbitrary inverter Iv in the sub-decoders 8a, 8b by gate decoders 14a, 14b.例文帳に追加

これら電源、制御信号によって、メインデコーダ部６はワード線ＷＬの選択の際にそれぞれのサブデコーダ部８ａ、８ｂを個別に制御し、かつゲートデコーダ１４ａ，１４ｂによって、サブデコーダ部８ａ，８ｂにおける任意のインバータＩｖを選択する。 - 特許庁

By switching the finish timing of the suspending period of the lamp 133 by controlling a GATE 144 and the lighting pulse generation timing of the lamp 133 by controlling a CLK 145, the lighting pulse generation timing of the lamp 133 in a main scanning direction is controlled optionally.例文帳に追加

ＧＡＴＥ１４４を制御してのランプ１３３の休止期間の終了タイミングと、ＣＬＫ１４５を制御してのランプ１３３の点灯パルス発生タイミングとを切り替えることにより主走査方向のランプ１３３の点灯パルス発生タイミングを任意に制御する。 - 特許庁

This overcurrent detecting circuit has a power MOSFET1 whose source region is divided into a main source part and a sub-source part, plural negative-feedback control circuits 11, 12 by which a negative-feedback control of a gate voltage of the power MOSFET1 is performed corresponding to a current flowing through a load 10, and a constant-current source 2.例文帳に追加

本発明の過電流検出回路は、ソース領域が主ソース部とサブソース部に分割されたパワーMOSFET１と、パワーMOSFET１のゲート電圧を負荷１０に流れる電流に応じて負帰還制御する複数の負帰還制御回路１１，１２と、定電流源２とを有する。 - 特許庁

A first interlayer insulating film 7 covering an MOSFET (the semiconductor device) 100 is formed on the main surface of a semiconductor substrate 1 and on the top face of a gate electrode 5, and a first wiring layer 9 is formed in the region other than above the channel region 6 of the MOSFET 100 on the top face thereof.例文帳に追加

半導体基板１の主面上及びゲート電極５の上面上には、ＭＯＳＦＥＴ（半導体素子）１００を被覆する第一層間絶縁膜７が形成され、その上面上の前記ＭＯＳＦＥＴ１００のチャネル領域６の上方以外の領域には第一配線層９が形成されている。 - 特許庁

The noise is measured by a noise measuring instrument provided in the center station, and the gate switch of an amplifier for main line branch is sequentially interrupted when the communication failure is the failure by the noise, and the occurrence part of the noise is specified by detecting decrease of the quantity of noise measured at the time.例文帳に追加

センター局に設けられた雑音測定器により雑音を測定し、通信障害が雑音によるものである場合には、幹線分岐増幅器のゲートスイッチを順次遮断し、このとき測定される雑音量の減少を検知することにより雑音の発生箇所を特定する。 - 特許庁

The cooling structure of the cavity bottom part is constituted of a cylindrical main body wherein cooling grooves are provided to the periphery of the side wall of the cavity mold in an up and down multistage fashion so as to alternately communicate with each other and a cavity bottom mold provided with the cavity gate 18 and the cooling passage 19.例文帳に追加

上記キャビティ型の側壁周囲に冷却溝を上下多段に交互に連通して設けた筒状本体と、上記キャビティゲート１８及び上記冷却路１９とを設けたキャビティ底型とから構成する。 - 特許庁

This gate-shaped plate 35 has a pair of vertical plate parts 36 erected so as to extend up to the height of a cab upper part along a rear part side surface of the cab 16 from a pair of bracket parts 32 of a main frame 31 journaling a boom 17 of a work device 15, and a horizontal plate part 37 bent and formed between these vertical plate parts 36.例文帳に追加

この門型プレート35は、作業装置15のブーム17を軸支するメインフレーム31の一対のブラケット部32からキャブ16の後部側面に沿ってキャブ上部の高さまで伸びるように立設した一対の縦板部36と、これらの縦板部36間に折曲形成した横板部37とを備えている。 - 特許庁

In this double-story row-house structure, the first story recessed part of a double-story house unit block of L-shape in plan view in which the main living portions of each house unit are formed of a single layer is surrounded by a fence or a planting and gate as an approach and dedicated garden used dedicatedly for each first story house unit.例文帳に追加

各住戸の主要な居住部分が単層からなる平面視Ｌ字形状の重層住戸ブロックの１階凹部を１階各住戸専用のアプローチ兼専用庭として垣もしくは植栽と門扉で囲み、上階の各住戸専用の玄関、屋内階段を１階に設ける。 - 特許庁

When a five-thousand-yen bill is received while a sensor 72 for the single bill retention part 7 detects "No Bill", a selector gate 71 is switched to feed the five-thousand-yen bill into the single bill retention part 7 through a feed passage branching from a main feed passage 3.例文帳に追加

５千円札が入金され、一枚保留部７のセンサ７２が「紙幣なし」を検知している場合は、切替ゲート７１の切り替えにより、５千円札はメインの搬送路３から分岐された搬送路を経て一枚保留部７に保留される。 - 特許庁

In the display area 11 of the liquid crystal display element 1, m×n pixels are arranged in matrix and (n) gate lines GL1 to GLn extending in the main scanning direction and (m) data lines DL1 to DLm extending in the vertical scanning direction are arranged on one substrate.例文帳に追加

液晶表示素子１の表示領域１１は、マトリクス状に配置されたｍ×ｎ個の画素を有しており、主走査方向に伸延するｎ本のゲートラインＧＬ１〜ＧＬｎと、副走査方向に伸延するｍ本のデータラインＤＬ１〜ＤＬｍが一方の基板上に形成されている。 - 特許庁

Thus, even if a massive tidal wave is caused by an unexpected big earthquake, the presence of the solid sluice gate 1 on the main river enables persons to feel assured without panic, and prevents the existing bridge, the houses and the fields upstream of the river from being damaged by ocean waves.例文帳に追加

従って不意に襲ってくる大地震による大津波も河川本流上に堅固な水門１があれば安心出来るし、慌てることも無いし、波浪による上流にある既設橋梁や人家、田畑などへの損害をも防ぐ事が出来る。 - 特許庁

This semiconductor power converter generates a gate control signal of a couple of semiconductor elements, consisting of the transistors which are connected in series between the positive potential end and the negative potential end of a main circuit and are controlled for ON and OFF states exchisively.例文帳に追加

本発明の半導体電力変換装置は、主回路正電位端と負電位端との間に直列に接続され互いに排反的にオンオフ制御されるトランジスタからなる２つの半導体素子のゲート制御信号をゲート基準信号からゲートインターロック回路（９１）を介して生成する。 - 特許庁

When at least one of the result signals outputted from a plurality of the voltage detection circuit ICs 51-55 is at a level showing a failure, an OR gate 74 outputs the result signal at a level showing a failure to a main line BLr so as to superimpose the result signals.例文帳に追加

ＯＲゲート７４が、複数の電圧検出回路ＩＣ５１〜５５から出力される結果信号の少なくとも１つが異常を示すレベルであれば、本ラインＢＬｒに異常を示すレベルの結果信号を出力して、結果信号を重ね合わせる。 - 特許庁

On a first principal plane 11 of a main semiconductor region 1 including an electron running layer 8 and n-type electron supply layer 9, a source electrode 3, a drain electrode 4, and a gate electrode 5 are prepared, and an n-type organic semiconductor film 6 is prepared as well.例文帳に追加

電子走行層８とｎ型電子供給層９とを含む主半導体領域１の第１の主面１１上にソース電極３とドレイン電極４とゲート電極５とを設けると共にｎ型の有機半導体膜６を設ける。 - 特許庁

The pump casing 11 is connected to an opening part 9a of a connection pipe 9 provided on the gate door main body 8 facing at a lowering end position along the guide pipes 13 under a condition that an opening part 11a of the pump casing 11 is connected.例文帳に追加

ポンプケーシング１１はガイドパイプ１３に沿った下降端位置で対峙するゲート扉本体８に備えられた連通管９の開口部９ａに対してポンプケーシング１１の開口部１１ａが連通状態に自動的に接続される。 - 特許庁

Each word line 10 constitutes a gate electrode at each memory element, a lower portion of a side surface of each word line 10 in a direction parallel to a direction where the word line 10 extends is perpendicular to a main surface of the semiconductor substrate 1, and an upper portion of the side surface tilts decreasing upward in width.例文帳に追加

各ワード線１０は、各メモリ素子においてゲート電極を構成し、各ワード線１０における該ワード線１０が延伸する方向に平行な方向の側面の下部は半導体基板１の主面に対して垂直であり、側面の上部は上方に向かうほど幅が小さくなるように傾斜している。 - 特許庁

A semiconductor memory is equipped with: a semiconductor substrate 20; a gate electrode 34; first and second impurity diffusion regions 24a, 24b; first and second resistance change portions 22a, 22b; first and second main electrodes 36a, 36b; and first and second charge storage sections 40a, 40b.例文帳に追加

半導体基板２０と、ゲート電極３４と、第１及び第２不純物拡散領域２４ａ及び２４ｂと、第１及び第２抵抗変化部２２ａ及び２２ｂと、第１及び第２主電極３６ａ及び３６ｂと、第１及び第２電荷蓄積部４０ａ及び４０ｂとを備えている。 - 特許庁

To provide a high voltage generator in which reliability relating to the breakdown of a gate oxide film and a junction part used for a semiconductor memory element can be improved and to provide a high voltage charge pump circuit being a main constitution component of the high voltage generator.例文帳に追加

半導体メモリ素子に用いられる、ゲート酸化膜及び接合部のブレークダウンと関連する信頼性を向上させることができる高電圧発生器およびその主要な構成部である高電圧チャージポンプ回路を提供する。 - 特許庁

An epitaxial growth layer 13 consisting of the group III nitride semiconductor is formed through a buffer layer 12 on a sapphire substrate 11 which has a surface A (a surface parallel to C axis of sapphire single crystals) as its main surface, and a gate electrode 16, source electrode 15, and drain electrode 17 are formed on it.例文帳に追加

Ａ面（サファイア単結晶Ｃ軸に平行な面）を主面とするサファイア基板１１上に、バッファ層１２を介してIII族窒化物半導体からなるエピタキシャル成長層１３を形成し、その上にゲート電極１６、ソース電極１５およびドレイン電極１７を形成する。 - 特許庁

One end of the sub winding 3c of the main transformer 3 is connected to the gate circuit of the rectifying switch element 6, and the other end is connected to the neutral point of a series circuit composed of an impedance element such as a diode 12, etc. and a capacitor 13.例文帳に追加

転流用半導体スイッチ素子６のゲート回路には、主トランス３のサブ巻線３ｃの一端が接続され、他端はダイオード１２等のインピーダンス素子とコンデンサ１３からなる直列回路の中点に接続されている。 - 特許庁

A main control circuit 3 compares each input detection signal with each detection signal being transferred from a monitoring control circuit 4 through high speed communication and outputs a gate signal to the power converters 2-1 and 2-2 thus controlling the two circuit winding motor 5.例文帳に追加

主制御回路３は、入力された各検出信号と、監視用制御回路４から高速通信で転送される各検出信号とをそれぞれ比較し、電力変換器２−１，２−２にゲート信号を出力して２回路巻線電動機５の制御を行う。 - 特許庁

The first to third gates 11, 12, 13 switching the conveyance direction of the paper sheets are disposed sequentially on the main conveyance path 3, a pitch sensor 20 detecting the short pitch of the paper sheets is disposed on the upstream side from a shift sensor 18e just before the first gate 11 with a prescribed distance spaced.例文帳に追加

主搬送路３上には、紙葉類の搬送方向を切換える第１乃至第３ゲート１１、１２、１３が順に配設され、第１ゲートの直前に設けられたシフトセンサ１８ｅより所定距離離間した上流側には、紙葉類のショートピッチを検出するためのピッチセンサ２０が配設されている。 - 特許庁

The liquid crystal display element 1 has a display region 11 having m×n pieces of pixels arranged in a matrix, and n pieces of gate lines GL1 to GLn extended in a main scanning direction and m pieces of data lines DL1 to DLn extended in a sub scanning direction, formed on one of substrates.例文帳に追加

液晶表示素子１の表示領域１１は、マトリクス状に配置されたｍ×ｎ個の画素を有しており、主走査方向に伸延するｎ本のゲートラインＧＬ１〜ＧＬｎと、副走査方向に伸延するｍ本のデータラインＤＬ１〜ＤＬｍが一方の基板上に形成されている。 - 特許庁

To provide a solid state imaging device whose element pattern is finer, and to provide a manufacturing method of the solid state imaging device which employs a furnace annealing process with no nitriding process of a gate oxide film nor rapid thermal process in a main thermal treating process.例文帳に追加

素子パターンがより微細な固体撮像装置と、ゲート酸化膜の窒化処理と、主要熱処理工程における急速熱処理とを行うことなく、ファーネスアニール処理を採用する固体撮像装置の製造方法とを実現する。 - 特許庁

In the reverse blocking insulated gate type bipolar transistor of which the substrate thickness is equal to 150 μm or less, a trench 23 formed on a first main surface side is used to form an isolation diffusion region 32.例文帳に追加

基板の厚さが１５０μｍ以下の逆阻止型絶縁ゲート形バイポーラトランジスタにおいて、第一主面側に形成した分離領域形成用トレンチ溝２３を利用して分離拡散領域３２が形成されている逆阻止型絶縁ゲート形バイポーラトランジスタとする。 - 特許庁

When a line synchronization signal LSYNC and an auxiliary scan gate signal FGATE are inputted, a main scan reference signal LSTART and an auxiliary scan reference signal START showing start of an effective pixel are created, and the reference signals are inputted in an image processing block in the similar way to that for an image signal PIXEL.例文帳に追加

ライン同期信号ＬＳＹＮＣと副走査ゲート信号ＦＧＡＴＥが入力されると、有効画素の始まりを示す主走査基準信号ＬＳＴＡＲＴと副走査基準信号ＦＳＴＡＲＴを生成し、その基準信号を画像信号ＰＩＸＥＬと同様に画像処理ブロックに入力する。 - 特許庁

This is equipped with a microcomputer 33 to perform digital control and calculation, and a simultaneous-on prevention circuit 41 between gate driving circuits 34, 35, and a short circuit breakdown of inverter main circuit 23 is prevented by this simultaneous-on prevention circuit 41 when a program of microcomputer 33 ran uncontrollably.例文帳に追加

デジタル制御，演算を行うマイクロコンピュータ３３と、ゲート駆動回路３４，３５との間に同時オン防止回路４１を備え、この同時オン防止回路４１によりマイクロコンピュータ３３のプログラムが暴走したときのインバータ主回路２３の短絡破壊を防止する。 - 特許庁

To provide a power semiconductor device with a sense function in which precision of current detection is improved by correcting to reduce deviation of current switch timing or transient characteristics in the main region and the sense region of the power semiconductor device with the sense function by a gate drive circuit.例文帳に追加

センス機能付きパワー半導体デバイスのメイン領域とセンス領域の電流スイッチタイミングや過渡特性のずれを小さくするようゲート駆動回路で補正して電流検出の精度を向上させるセンス機能付きパワー半導体デバイスを提供する。 - 特許庁

A rope stretched across the main gate and a policeman by it kept out the curious, but little boys soon discovered that they could enter through my yard, and there were always a few of them clustered open-mouthed about the pool. 例文帳に追加

正面門にはロープが張られ、警官がひとりそのそばにたって野次馬たちを締め出していたけれど、子どもたちはすぐにぼくの家の庭から入りこめることに気づいて、そうした子どもたちが、いつも何人か一塊になってプールのそばでぽかんと口をあけていた。 - F. Scott Fitzgerald『グレイト・ギャツビー』

A high potential gate driving circuit part and a level shift circuit part are provided on the same other conductivity type semiconductor substrate 1, at least one lateral MOSFET is formed in the gate driving circuit part, and an embedded insulating film 3 for parasitic element suppression is provided selectively in a parallel direction on the main surface of the semiconductor substrate at the lower part of the source region 5 and drain region 7 of the lateral MOSFET.例文帳に追加

高電位ゲート駆動回路部と、レベルシフト回路部とを同一の他導電型半導体基板１上に備え、前記ゲート駆動回路部には少なくとも一つの横型ＭＯＳＦＥＴが形成され、前記半導体基板の主面に平行方向に選択的に、かつ前記横型ＭＯＳＦＥＴのソース領域５およびドレイン領域７の下方に、寄生素子抑制用の埋め込み絶縁膜３を有する高耐圧ＩＣとする。 - 特許庁

To provide a feedforward amplifier that can solve a problem in a conventional feedforward amplifier which has increased the power consumption to set a high gate bias voltage to a main amplifier and an auxiliary amplifier at the time of input of a low level signal and that has a trade-off between distortion and power consumption at a low input level so as to decrease the gate bias voltage thereby reducing the power consumption.例文帳に追加

従来のフィードフォワード増幅器では、低レベル信号入力時に主増幅器と補助増幅器のゲートバイアス電圧を高くするため消費電力が増大してしまうという問題点があり、低入力レベルの場合の歪と消費電力とをトレードオフすることによりゲートバイアス電圧を低くしてアイドル電流を低下させ、消費電力を低減することができるフィードフォワード増幅器を提供する。 - 特許庁

The series circuit includes the plurality of thyristors 11 with overvoltage protective functions connected in series through series reactors 12 and respectively having snubber circuits 13 and 14, forward voltage detecting circuits 16 for detecting voltages respectively between main electrodes of the thyristors 11 with the overvoltage protective functions and gate control means 2 for supplying gate pulses to the thyristors 11 with the overvoltage protective functions in accordance with an ignition timing signal from a phase controller 3.例文帳に追加

直列リアクトル１２を介して直列接続され、夫々スナバ回路１３、１４を備えた複数個の過電圧保護機能付きサイリスタ１１と、過電圧保護機能付きサイリスタ１１の主電極間の電圧を夫々検出する順電圧検出回路１６と、位相制御装置３からの点弧タイミング信号により過電圧保護機能付きサイリスタ１１にゲートパルスを供給するゲート制御手段２とで構成する。 - 特許庁

In the village, there are spots where it is difficult to stop and watch the festival, especially in front of the main gate of the Kurama-dera Temple where visitors are forbidden to stop, therefore it is difficult to get a good view of the portable shrine coming down the steps (except those who have something to do with ujiko (people under the protection of the local deity) or if you can watch the event from a house in the village. 例文帳に追加

また、集落内は立ち止まって見学することが難しい場所もあり、特に鞍馬寺山門前は見学者が立ち止まることを禁止されるため、神輿が下るシーンなどをよく見える場所で見学することは難しい（一部の氏子関係者や、集落内の民家で見学する際はこの限りではない）。 - Wikipedia日英京都関連文書対訳コーパス

According to "Ansho-ji Garan Engi Shizai-cho" (records of materials used in the construction of Ansho-ji Temple) (currently in the possession of To-ji Temple) written by Keiun in the year 867, the Kami-dera included a main hall consisting of a Reibutsu-do (prayer hall) and a Godai-do (hall dedicated to the five guardian kings), eastern and western monks' living quarters, a kuri (food preparation building) and a bathing hall while the Shimo-dera was a site of approximately 20,000 square meters including a pagoda, a Buddha statue hall, monks' living quarters and a gate tower. 例文帳に追加

恵運が貞観_(日本)9年(867年）に作成した「安祥寺伽藍縁起資財帳」（現在東寺蔵）によると、上寺には礼仏堂と五大堂とから成る堂院・東西僧房・庫裏・浴堂などの施設が、下寺には約2万平方メートルの寺域内に塔・仏堂・僧坊・門楼などがあったとされる。 - Wikipedia日英京都関連文書対訳コーパス

According to "Daihizan Bujo-ji Engi" (Legend of Bujo-ji Temple on Mt. Daihi) written by FUJIWARA no Michinori (also known as Shinzei), the temple was founded in 1154 at the end of the Heian period by Kanku Sainen (also known as Mitaki Shonin) under the order of Emperor Toba, with the Retired Emperor Toba's private Eleven-faced Thousand-armed Kannon statue installed as the principal image, and the Niomon gate and main hall constructed by FUJIWARA no Michinori and TAIRA no Kiyomori. 例文帳に追加

藤原通憲（信西）が記した『大悲山峰定寺縁起』によれば、この寺は平安時代末の久寿元年（1154年）、鳥羽天皇の勅願により観空西念（三滝上人）が創建したもので、鳥羽上皇の念持仏の十一面千手観音像を本尊として安置し、本堂や仁王門の造営には藤原通憲と平清盛が当たったという。 - Wikipedia日英京都関連文書対訳コーパス

The trench gate type semiconductor device is characterized in that adjacent first and second regions are formed between adjacent insulating gates and a third semiconductor layer in the second region is electrically connected to a first main electrode via an insulating body with a high electric capacity.例文帳に追加

上記目的を達成するために、本発明のトレンチゲート型半導体装置は、隣り合う絶縁ゲートの間に形成された領域であって、互いに隣接する第１領域及び第２領域の前記第２領域における第３半導体層が、大きな電気的容量を持つ絶縁体を介して第１主電極に電気的に接続されていることを特徴とする。 - 特許庁

The control circuit has a sub charge pump circuit that is connected to the input end at one end and connected to a second output end at the other end and converts the voltage level of the input voltage so as to output the voltage to the second output end, and a level shift circuit for switching whether to allow conduction between the second output end and at least one gate of the plurality of main transistors.例文帳に追加

前記制御回路は、一端で前記入力端に接続され、他端で第２出力端に接続され、前記入力電圧の電圧レベルを変換して前記第２出力端に出力する、サブチャージポンプ回路と、前記第２出力端と、前記複数のメイントランジスタのうちの少なくとも一つのゲートとの間を導通させるか否かを切り替える、レベルシフト回路とを備えている。 - 特許庁

Although a limiting resistor for preventing inrush current to the capacitor C which is in discharge state at the time of start is not provided in a load driver 100, the controller 20 controls the gate voltage of a power MOSFET 40 in the system main relay SMR3 in a saturation region within such a range as the power MOSFET 40 does not exceed the maximum rated power.例文帳に追加

ここで、この負荷駆動装置１００においては、起動時に放電状態にあるコンデンサＣへの突入電流を防止するための制限抵抗が設けられていないところ、制御装置２０は、システムメインリレーＳＭＲ３のパワーＭＯＳＦＥＴ４０が最大定格電力を超えない範囲であって、かつ、飽和領域で動作するようにパワーＭＯＳＦＥＴ４０のゲート電圧を制御する。 - 特許庁

In the case where the source and drain regions 23 are expanded by removing a dummy side wall 22 after the side wall 22 and source and drain regions 23 are formed, the side wall 22 is removed after protective oxide films 38 are formed on the main surfaces of the gate electrode 21 and source and drain regions 23.例文帳に追加

一旦ダミーサイドウォール２２を形成し、ソースドレイン領域２３を形成した後、ダミーサイドウォール２２を除去してソースドレイン領域２３を拡張する場合に、ゲート電極２１やソースドレイン領域２３の主面に保護酸化膜３８を形成してからダミーサイドウォール２２を除去する。 - 特許庁

A control circuit has a gate drive circuit A1 which includes a control input Ctrl, auxiliary voltage inputs UA+ and UA- and an auxiliary voltage output UAO, 1st and 2nd semiconductor switches S1 and S2 which respectively include control electrodes G and main electrodes S and D, 1st and 2nd resistors R1 and R2 and 1st and 2nd Zener diodes Z1 and Z2.例文帳に追加

本制御回路は、制御入力Ctrl、補助電圧入力ＵＡ＋、ＵＡ−および出力ＵＡＯを含むゲート駆動回路Ａ１、それぞれが制御電極Ｇ、主電極Ｓ、Ｄを含む第１および第２の半導体スイッチＳ１、Ｓ２、第１および第２の抵抗Ｒ１、Ｒ２、第１および第２のツェナーダイオードＺ１、Ｚ２を含む。 - 特許庁

The LSI circuit 1 is constituted by forming a processor 2 for performing main control, a memory 3 for executing the processor, a logic circuit 6 for forming the timing gate of the processor 2, a controller 4 for performing interface control with the outside, and a digital signal processor for performing servo control of the optical head on one chip.例文帳に追加

このＬＳＩ回路１は、主制御を行うプロセッサ２と、プロセッサの実行のためのメモリ３と、プロセッサ２のタイミングゲートを作成するロジック回路６と、外部とのインターフェース制御を行うコントローラ４と、光学ヘッドをサーボ制御するデジタルシグナルプロセッサとをワンチップ上に形成したものである。 - 特許庁

The synchronous rectifier circuit (DC-DC converter) 1 includes a CR integration circuit 23 for delaying an output of a secondary-side main winding 10B, and a discharging circuit 24 which discharges a gate voltage of a rectifying transistor Q2 by making a transistor Q3 conductive by receiving an output of the CR integration circuit 23.例文帳に追加

同期整流回路（ＤＣ−ＤＣコンバータ）１は、２次側主巻線１０Ｂの出力を遅延させるためのＣＲ積分回路２３と、ＣＲ積分回路２３の出力を受けてトランジスタＱ３が導通することによって、整流用のトランジスタＱ２のゲート電圧を放電させる放電回路２４とを含む。 - 特許庁