「test input」に関連した英語例文の一覧と使い方(19ページ目) - Weblio英語例文検索

Thus, as the test machine is informed of the start of the next variation display 1 ms after the start, which is equivalent of the time required for the determination of an input signal to the test machine, it never mistakenly takes an error caused in the previous variable display for the one caused in the following variable display.例文帳に追加

このように次の変動表示の開始を、試験機の入力信号の確定時間に相当する１ｍｓ経過後に試験機へ報せるので、前回の変動表示で発生したエラーを、次回の変動表示のエラーとして、試験機に誤って認識させてしまうことはない。 - 特許庁

When the semiconductor integrated circuit is operated for test, input data TI for test are given to the scan registers 21 and 24 at the front ends of the divided chains synchronously to a multiplied clock signal CKD which is obtained by doubling a clock signal CK after the data are converted into parallel data S41 and S42 by means of a serial/parallel conversion circuit 40.例文帳に追加

試験動作時には、試験入力データＴＩがクロック信号ＣＫの２倍の逓倍クロック信号ＣＫＤに同期して与えられ、直列並列変換回路４０で並列データＳ４１，Ｓ４２に変換されて、各分割チェーンの先端のスキャンレジスタ２１，２５に与えられる。 - 特許庁

Every time when the input section 32 of the abnormality detection system performs a test for a plurality of semiconductor products, positional information data 15 of each semiconductor product on a wafer is inputted from a wafer prober and specified test results data 25 for the semiconductor product is inputted from an LSI tester 20.例文帳に追加

異常検出システム３０の入力部３２が、複数の半導体製品の試験を行う毎に、各半導体製品のウェーハ上における位置情報データ１５をウェーハ・プローバーから入力し、この半導体製品に対する所定の試験結果データ２５をＬＳＩテスタ２０から入力する。 - 特許庁

The overwriting means 23 overwrites the test condition parameter in an area for storing the test condition parameter in correspondence to a register of a semiconductor testing device out of a memory in a computer, based on the input intermediate file 4, flow information and an output condition 2.例文帳に追加

上書き手段２３は、入力された中間ファイル４とフロー情報と出力条件２とに基づき、計算機内のメモリのうち半導体試験装置のレジスタに対応してテスト条件パラメータを記憶する領域において、テスト条件パラメータの上書きを行うものである。 - 特許庁

Test image data produced from a 1st test image generating circuit are given to the image processing system in place of input image data from a scanner section, the data pass through each image processing block in a through mode and data of a check object are selected among respective outputs.例文帳に追加

この発明は、第１のテスト画像発生回路で発生したテスト画像データをスキャナ部からの入力画像データの代りに画像処理系に入力し、そのとき画像処理の各ブロックをスルーモードで通過させ、それぞれの出力の中から検査対象のデータを選択する。 - 特許庁

Furthermore, an HMI device 2 also is provided with an APS input point data part and an APS output point data part, and during simulation, other test data are received, in addition to normal data; and a data reference destination for picture display is switched to perform normal plant monitoring and confirmation of the test result.例文帳に追加

また、ＨＭＩ装置２にもＡＰＳ用入力点データ部、ＡＰＳ用出力点データ部を設け、シミュレーション中は通常データの他に試験データを受信し、画面表示のためのデータ参照先を切り替えることで、通常のプラント監視と試験結果の確認をできるようにした。 - 特許庁

A selector circuit 1 selects the shift mode signal SMC supplied from the outside at the time of a scanning path test and selects the output of the inverter circuit 8 of the final stage at the time of test of the signal propagation delay time of the flip-flop circuits to supply the same to the input of the inverter circuit 2 of the first stage.例文帳に追加

セレクタ回路１は、スキャンパステスト時には外部から供給されるシフトモード信号ＳＭＣを選択し、フリップフロップ回路の信号伝搬遅延時間テスト時には最終段のインバータ回路８の出力を選択して、それぞれ初段のインバータ回路２の入力に供給する。 - 特許庁

If the IP macro 12 and the client designed circuit 14 pass the output delay test and the input delay test, respectively, it is determined that the delay between the scan flip-flop 21, 24 is within one cycle by a function clock F_CLK and the delay between the scan flip-flop 21, 24 is not a problem.例文帳に追加

ＩＰマクロ１２の出力遅延試験及び顧客側設計回路１４の入力遅延試験が合格であれば、スキャンフリップフロップ２１、２４間の遅延はファンクションクロックＦ＿ＣＬＫで１サイクル内に収まり、スキャンフリップフロップ２１、２４間の遅延に問題はないと判定する。 - 特許庁

In an expected value comparison mode, comparator and multiplexers 2-1 to 2-4 output test data read from a block, in the expected value comparison mode, the test data are compared with input expected values respectively, and comparison information indicating that all data are coincident with one another or at least one data is not coincident.例文帳に追加

コンパレータ兼マルチプレクサ２−１〜２−４は、期待値比較モードでないときは、ブロックから読み出されたテストデータを出力し、期待値比較モードでは、テストデータと入力された期待値とを各々比較し、全て一致したかあるいは少なくとも１つが不一致かを示す比較情報を出力する。 - 特許庁

The defect analyzing memory 7 is composed of a multi-bit memory having plural data input/output terminals, and the device is provided with a control circuit 6 in which when uncoincidence is detected by the logical comparator 4, and uncoincidence detected signal detected by a test of the present time is added to a signal stored in the defect analyzing memory 7 in a test of the previous time.例文帳に追加

不良解析メモリ７を複数のデータ入出力端子を持つ多ビットメモリで構成し、論理比較器４で不一致が検出されると前回のテストで不良解析メモリ７に記憶させた信号に今回のテストで検出された不一致検出信号を加える。 - 特許庁

In this semiconductor device 1, test signal output circuits 11A to 11D, and ... output a test signal providing a desired potential or a high impedance state to pads P1 to P5, ..., and resisters 12A to 12D, ... input a signal on wirings L1 to L5, ... which connect the pads P1 to P5, ... with an internal circuit 100.例文帳に追加

半導体装置１は、テスト信号出力回路１１Ａ〜１１Ｄ、・・・が、パッドＰ１〜Ｐ５、・・・に所望の電位またはハイインピーダンス状態を与えるテスト用信号を出力し、レジスタ１２Ａ〜１２Ｄ、・・・が、パッドＰ１〜Ｐ５、・・・と内部回路１００とを接続する配線Ｌ１〜Ｌ５、・・・上の信号を取り込む。 - 特許庁

Furthermore, the controllable test point 120 includes a delay element 123 for delaying, by the duration of propagation from the input terminal 101 to a node of the controllable test point 120 in the previous logical path, a timing at which to propagate a delay-failure-related signal from a failure generating section 121.例文帳に追加

また、可制御性テストポイント１２０は、故障生成部１２１から遅延故障に関する信号を伝搬するタイミングを、入力端子１０１から可制御性テストポイント１２０の接続地点までの前段の論理パスの伝搬時間分遅延させる遅延素子１２３を備えている。 - 特許庁

A start test program selection means 21 started from an input device 1 decides a test program able to be tested from information stored in a device mount information storage section 31, obtains scheduling information from a start information storage section 32 for parallel execution to generate start information.例文帳に追加

起動試験プログラム選択手段２１は、入力装置１から起動を受けると、装置実装情報記憶部３１の情報から起動可能な試験プログラムを決定し、起動情報記憶部３２から並列実行するためのスケジューリング情報を得て、起動情報を作成する。 - 特許庁

The test circuit 30 outputs an output of the circuit block 10 set as a testing target without passing through the circuit block 20 and transmits an input value input without passing through the circuit block 10 to the circuit block 20 set as a testing target.例文帳に追加

テスト回路３０は、テスト対象として設定された回路ブロック１０の出力を回路ブロック２０を経由せずに出力すると共に、回路ブロック１０を経由せずに入力された入力値をテスト対象として設定された回路ブロック２０へ伝送する。 - 特許庁

A Pos type F/F 100 has: a master latch (Low level latch) 110 which is synchronized with a rising edge of a clock and in which data or scan test data is selectively input; and a slave latch (Hi level latch) 111 in which the data from the master latch 110 is input.例文帳に追加

ＰｏｓタイプＦ／Ｆ１００は、クロックの立ち上りエッジ同期し、データ又はスキャンテストデータが選択的に入力されるマスタラッチ（Ｌｏｗレベルラッチ）１１０と、マスタラッチ１１０からのデータが入力されるスレーブラッチ（Ｈｉレベルラッチ）１１１とを有する。 - 特許庁

When a refresh-test for a redundant memory cell is performed, a redundant CBR refresh-counter 15 is activated for each input of a control signal RACBR, counts the number of input of redundant CBR commands, and outputs them to a X address buffer 2A as redundant counter signals RCNT0- RCNT5.例文帳に追加

冗長CBRリフレッシュカウンタ15は、冗長メモリセルに対するリフレッシュテストを行う場合、制御信号RACBRが入力される毎に活性化され、冗長CBRコマンドの入力される数を計数し、計数値を冗長カウンタ信号RCNT0〜RCNT5として、Xアドレスバッファ2Aへ出力する。 - 特許庁

An input signal is applied to the input test terminals common to the drivers, and the outputs from the respective output terminals are measured simultaneously, so that both the liquid crystal driver chips are tested simultaneously with one time probing.例文帳に追加

そこで、両液晶ドライバ１４b,１４cに共通する入力テスト端子１７bに入力信号を印加して夫々の出力テスト端子１８a,１８cからの出力を同時に測定して、両液晶ドライバチップ１４b,１４cを１回のプロービングで同時にテストする。 - 特許庁

Moreover, the scanning test signal and an input signal to the circuit 21 are input from external terminals 11 to the multiplexer 24 via an I/O block 1 respectively, and the output signal of the output circuit 25 is output to an external terminal 11 via the I/O block 1.例文帳に追加

さらに、回路２１の入力信号およびスキャンテスト信号はそれぞれ外部端子１１からＩ／Ｏブロック１を経由してマルチプレクサ２４に入力され、出力回路２５の出力信号はＩ／Ｏブロック１を経由して外部端子１１に出力される。 - 特許庁

Further, the delay amounts of each of combination circuits 23, 24 are measured by setting a first input terminal 19A of the selector switch 19 to selection state, a second input terminal 20B of the selector switch 20 to selection state, and by transitioning the phase of the test clock TCK.例文帳に追加

また、切替スイッチ１９は第１入力端子１９Ａを選択状態、切替スイッチ２０は第２入力端子２０Ｂを選択状態とし、テストクロックＴＣＫの位相を遷移させて、組合せ回路２３、２４のそれぞれの遅延量を測定する。 - 特許庁

This multichip module is equipped with a plurality of semiconductor chips 102, 103 wherein each input-output cell 106, 107 is connected respectively to an external terminal 108 of the multichip module 101, and test circuits 104, 105 for the multichip module for setting optionally the state of the input-output cells.例文帳に追加

各入出力セル１０６、１０７がマルチチップモジュール１０１の外部端子１０８にそれぞれ接続される複数の半導体チップ１０２、１０３と、入出力セルの状態を任意に設定するマルチチップモジュール用テスト回路１０４、１０５と、を備える。 - 特許庁

A data input 34 allows the personnel to input test results and a display 42 provides an account of the tests performed and the tests not performed to assure that all of the tests required by the protocol are conducted.例文帳に追加

データ入力装置３４により職員が試験結果を入力することができ、また表示装置４２により、遂行された試験及び遂行されなかった試験の明細を示して、プロトコルによって要求された全ての試験が確実に行われるようにする。 - 特許庁

The master latch 104 is responsive to the first clock output 118 of the clock demultiplexer 108 and the second clock output 120 of the clock demultiplexer 108 to selectively couple the data input 112 or the scan test input 114 to the output.例文帳に追加

マスタラッチ１０４は、データ入力１１２または走査試験入力１１４を出力に選択的に連結するためにクロックデマルチプレクサ１０８の第１のクロック出力１１８およびクロックデマルチプレクサ１０８の第２のクロック出力１２０に反応する。 - 特許庁

The scan test circuit tests a semiconductor integrated circuit by inputting an input value into a scan chain formed in the semiconductor integrated circuit and comparing the output value of the scan chain output from an output terminal of the semiconductor integrated circuit with the input value.例文帳に追加

半導体集積回路に形成されたスキャンチェーンに入力値を入力し、半導体集積回路の出力端子から出力されるスキャンチェーンの出力値を入力値と比較することで、半導体集積回路の検査を行うスキャンテスト回路である。 - 特許庁

Based on the read data of a test pattern 200, the output density corresponding to an input pixel value at a measurement point is measured and plotted in the coordinate system of the input pixel value-output density, and then the output density is complemented between the measurement points thus obtaining a measured density curve 204.例文帳に追加

テストパターン２００の読取データに基づいて、入力画素値に対応した測定点における出力濃度を測定し、入力画素値−出力濃度の座標系にプロットし、各測定点間の出力濃度を補完して測定濃度曲線２０４を得る。 - 特許庁

To obtain a safety device by which input of high voltag power source is normally prevented at the state that a door is opened and the high voltage power source can be input even at the state that the door is opened by easy operation in the case of a test, etc.例文帳に追加

通常はドアが開いた状態では高圧電源が入力されないようにし、試験等の際には簡単な操作によって、ドアが開いた状態でも高圧電源が入力できるようにすることが可能な安全装置の実現を課題とする。 - 特許庁

To provide an environmental test device for enabling easy setting input and setting change of an operation condition, when performing setting input and setting change of the operation condition by displaying successively set screens having a hierarchical structure by button operation.例文帳に追加

階層構造になった設定画面をボタン操作にて順次表示させて操作条件の設定入力及び設定変更を行う場合に、容易に操作条件の設定入力及び設定変更を行い得る環境試験装置を提供することにある。 - 特許庁

A row system control circuit 46 comprises a selector 62 outputting either of signals INTSIG, ZRXTRST as a signal ZRXTRSTD in accordance with a test signal TEST, and a holding circuit 64 receiving a signal ZRXTS at an A input, receiving a signal ZRXTRSTD at a B input, and outputting a word line activating signal RXT from an output node OUT.例文帳に追加

ロウ系制御回路４６は、テスト信号ＴＥＳＴに応じて信号ＩＮＴＳＩＧ，ＺＲＸＴＲＳＴのいずれか一方を信号ＺＲＸＴＲＳＴＤとして出力するセレクタ６２と、信号ＺＲＸＴＳをＡ入力に受け、信号ＺＲＸＴＲＳＴＤをＢ入力に受け出力ノードＯＵＴからワード線活性化信号ＲＸＴを出力する保持回路６４とを含む。 - 特許庁

The measuring circuit comprises a pull-down circuit 4 and a pull-up circuit 5 used in a test mode when flash measured to test measure in parallel a flash of each pad 3 as an object to a pellet 1 of a wafer state to eliminate an external level input by fixing an internal input level to a predetermined value, and opens a flash measurement eliminating pad group 30 of the each pad 3.例文帳に追加

この測定回路は、ウエハ状態のペレット１に対し、各パッド３のフラッシュ部を成すものを対象に並列にテスト測定するフラッシュ測定時にテストモードで用いられ、内部での入力レベルを所定値に固定して外部からのレベル入力を不要にするプルダウン回路４及びプルアップ回路５を具備して各パッド３のフラッシュ測定不要パッド群３０をオープンにする。 - 特許庁

A semiconductor device comprises: a plurality of data input/output terminals DQ0 to DQn and a strobe terminal DQS which are electrically connected in common by a test probe 6a; a command address terminal CA connected to the test probe 6b; and an output control circuit 31 for performing selection of data output circuits 10 to 1n on the basis of a signal input to the command address terminal CA.例文帳に追加

試験プローブ６ａによって電気的に共通接続される複数のデータ入出力端子ＤＱ０〜ＤＱｎ及びストローブ端子ＤＱＳと、試験プローブ６ｂに接続されるコマンドアドレス端子ＣＡと、コマンドアドレス端子ＣＡに入力される信号に基づいて、データ出力回路１０〜１ｎの選択動作を行う出力制御回路３１と、を備える。 - 特許庁

By this constitution, an address signal is generated inside a semiconductor memory, a test pattern used for a test of a semiconductor memory can be realized with address control of input terminals of numbers being less than the number of address input terminals used in the normal operation by realizing this address control by the address increment function, the address decrement function, and the address holding function.例文帳に追加

この構成によれば、半導体記憶装置の内部でアドレス信号が発生され、このアドレスの制御が、アドレスインクリメント機能、アドレスデクリメント機能およびアドレス保持機能により実現されることにより、通常動作時に用いるアドレス入力端子数よりも少ない数の入力端子のアドレス制御で半導体記憶装置のテストで用いるテストパターンを実現できる。 - 特許庁

The electronic optometer 1 comprises a display 3 for displaying vision test symbols on an enclosure 2 held by a subject and an input part 4 for allowing the subject to input a response to the vision test symbols displayed on the display 3, wherein the display 3 comprises a collimating means 7 for radiating specularLight from the display 3 on the outside of the enclosure 2.例文帳に追加

被検者が把持する筐体２に、視力検査記号を表示する表示部３と、該表示部３に表示された視力検査記号に対する応答を被検者に入力させる入力操作部４とを備え、表示部３に、該表示部３から発せられる光を平行光として筐体２外部に放射させるコリメート手段７を備える電子視力計１を提供する。 - 特許庁

This device includes: a memory cell array; a plurality of data input/output terminals; a plurality of signal paths for writing data supplied to the data input/output terminals to the memory cell array in parallel; a plurality of latch circuits for temporarily holding the data on the signal paths respectively; and a selector for selectively supplying the data to the latch circuits from a test data terminal during a test operation.例文帳に追加

メモリセルアレイと、複数のデータ入出力端子と、データ入出力端子に供給されたデータをメモリセルアレイに対して並列に書き込むための複数の信号経路と、複数の信号経路上のデータをそれぞれ一時的に保持するラッチ回路と、テスト動作時においてテストデータ端子からラッチ回路へデータを選択的に供給するセレクタとを備える。 - 特許庁

To provide an impact and vibration testing device capable of independently and successively performing input operations, such as test parameter set, waveform input, and data display, corresponding to precise impact test conditions according to an intended state to be reproduced such as soil quality, earthquake waveform, intensity from one screen in order to be applied as a pseudo earthquake testing device, and extremely easily performing a precise operation and a data analysis.例文帳に追加

擬似地震試験装置として適用する為に、土質、地震波形、強度等の再現すべき目的状態に対応した緻密な衝撃試験条件に対応する入力操作を一つの画面から、試験パラメータ、波形入力、データ表示が夫々独立して順次行なわれ、緻密な操作とデータの解析が極めて容易に行なわれる衝撃・振動試験装置の提供。 - 特許庁

The validity verification processing program 17 performs simulation of a model by test case in cooperation with a model simulation program 14 in order to perform automatic verification of the validity of the test case to software created as a specifications model comprising a plurality of blocks and verifies the validity of the test case using input and output information of a block obtained by the simulation concerned.例文帳に追加

複数のブロックから構成されるモデルを仕様として作成したソフトウェアに対するテストケースの妥当性を自動検証すべく、妥当性検証処理プログラム１７は、モデルシミュレーションプログラム１４と協動してテストケースによるモデルのシミュレーションを行って当該シミュレーションにより得られたブロックの入出力情報を用いてテストケースの妥当性を検証する。 - 特許庁

When a command is specified for output data (test item) of one block in a model 20, a test case generator specifies a boundary 70 between a subsystem 40 including the block and a subsystem 30 preceding the subsystem 40, and calculates set points of input data to the subsystem 40 at the boundary 70 such that the test item becomes the target value.例文帳に追加

テストケース生成装置は、モデル２０中の１つのブロックの出力データ（すなわち検査項目）に対して目標値が定められている場合において、ブロックを含むサブシステム４０と、サブシステム４０の前段のサブシステム３０との境界７０を特定し、検査項目が当該目標値となるように、当該境界７０におけるサブシステム４０に対する入力データの設定値を算出する。 - 特許庁

An exemplary apparatus comprises: an exponential waveform generator; an input recorder coupled to output of the exponential waveform generator; a transmission line under test coupled to the output of the exponential waveform generator; an output recorder coupled to the transmission line under test; an additional transmission line coupled to the transmission line under test; and a termination impedance coupled to the additional transmission line and to ground.例文帳に追加

例示的な機器は、指数波形発生器と、指数波形発生器の出力に結合する入力記録器と、指数波形発生器の出力に結合するテスト対象の伝送路と、テスト対象の伝送路に結合する出力記録器と、テスト対象の伝送路に結合する別の伝送路と、別の伝送路と接地とに結合する終端インピーダンスとを備える。 - 特許庁

Of SCAN test circuits implementing scan test in semiconductor integrated circuits, the SCAN test circuit is characterized by generating scan cell enable signal of a plurality of timings from a scan enable external input signal and controlling formation of a launch clock and a capture clock for detecting delay failure from real operation speed based on the scan cell enable signal of the plurality of timings.例文帳に追加

半導体集積回路におけるスキャンテストを行うＳＣＡＮテスト回路であって、スキャンイネーブル外部入力信号から複数タイミングのスキャンセルイネーブル信号を生成し、上記複数タイミングのスキャンセルイネーブル信号により、実動作速度による遅延故障検出のためのラウンチクロック及びキャプチャクロックの生成が制御されることを特徴とするＳＣＡＮテスト回路を開示する。 - 特許庁

A semiconductor integrated circuit test method is applicable to inspection of a semiconductor integrated circuit having multiple memory macros, wherein the number of memory macros to be selected in execution of a simultaneous read-out operation for simultaneously reading out written test data is smaller than the number of memory macros to be selected in execution of a simultaneous write-in operation for simultaneously writing in input test data.例文帳に追加

本発明の第１の態様にかかる半導体集積回路のテスト方法は、複数のメモリマクロを備える半導体集積回路のテスト方法であって、複数のメモリマクロの内、テストデータを同時に書き込む動作である同時書き込み動作をさせるメモリマクロの数よりも、書き込まれたテストデータを同時に読み出す動作である同時読み出し動作をさせるメモリマクロの数を少なく選択する。 - 特許庁

This benchmark test device 1 has: a hardware condition input reception means 21 receiving input of a hardware condition; a benchmark program generation means 33 generating a benchmark program based on the hardware condition input to the hardware condition input reception means; and a simulation execution means 34 executing simulation based on the benchmark program generated by the benchmark program generation means, and outputting a benchmark.例文帳に追加

ハードウエア条件の入力を受け付けるハードウエア条件入力受付手段（２１）と、ハードウエア条件入力受付手段に対して入力されたハードウエア条件に基づいてベンチマークプログラムを生成するベンチマークプログラム生成手段（３３）と、ベンチマークプログラム生成手段により生成されたベンチマークプログラムに基づくシミュレーションを実行してベンチマークを出力するシミュレーション実行手段（３４）と、を備えるベンチマークテスト装置（１）。 - 特許庁

The logic verification program allows a personal computer 100 to function as a verification item input editor (S1) which enables an input of a verification item in a natural language on a tabular display screen and to function as a verification result feedback means (S5) which enables the creation of a test report by feeding-back the verification result to the verification item input editor.例文帳に追加

論理検証プログラムにより、パーソナルコンピュータ１００を、表形式の表示画面において検証項目の自然言語による入力を可能とする検証項目入力エディタ（Ｓ１）、検証結果を上記検証項目入力エディタにフィードバックすることでテストレポートの生成を可能とする検証結果フィードバック手段（Ｓ５）として機能させる。 - 特許庁

When the test signal 38 is input in the DQM switch circuit 27, a mask/disable signal (MASK0 or MASK1) input to any one of two mask/ disable terminal (DQML, DQMU) is output to a write amplifier/sense buffer 15 as the mask/disable signal input from both terminals of DQML and DQMU.例文帳に追加

ＤＱＭ切り替え回路２７において、そのテスト信号３８が入力されると、２つのマスク／ディセーブル端子（ＤＱＭＬ、ＤＱＭＵ）のいずれか１つに入力されるマスク／ディセーブル信号（ＭＡＳＫ０またはＭＡＳＫ１）を、ＤＱＭＬおよびＤＱＭＵの両端子から入力されたマスク／ディセーブル信号としてライトアンプ／センスバッファ１５に出力する。 - 特許庁

In a viscoelastic characteristic value measuring apparatus using a split Hopkinson rod, first and second strain gauges 7, 9 are attached to an input rod 3 struck by a striking rod and third and fourth strain gauges 11, 13 are attached to the output rod 5 joined to the input rod through a test piece.例文帳に追加

スプリットホプキンソン棒を用いた粘弾性特性値測定装置において、打撃棒で打撃される入力棒３に第一ひずみゲージ７及び第二ひずみゲージ９を取り付け、試験片を挟んで連接する出力棒５に第三ひずみゲージ１１及び第四ひずみゲージ１３を取り付けている。 - 特許庁

Further, the imaging device includes a memory 109 which stores the position of a defect pixel of the imaging element 102 or the position of a test signal as an expected value, and a determination unit 106 which determines a suitable delay amount using the image signal input by the input unit 105 and the expected value stored in the memory 106.例文帳に追加

また、撮像素子１０２の欠陥画素の位置または試験信号の位置を期待値として格納するメモリ１０９と、取り込み部１０５により取り込まれただ画像信号と、メモリ１０９に格納された期待値とを用いて適正な遅延量を判定する判定部１０６とを備える。 - 特許庁

The final-stage selector inputs a bit output one stage before, the final-stage corresponding bit signal of parallel data from a serial output buffer resistor 4, and the first-stage bit output of a serial input shift resistor 2, and selects the output of the first-stage bit output of the serial input shift resistor 2 in conformation to a test signal.例文帳に追加

終段セレクタは、１段前のビット出力と、シリアル出力バッファレジスタ４からのパラレルデータの終段対応ビット信号と、シリアル入力シフトレジスタ２の初段のビット出力とを入力し、テスト信号に対応してシリアル入力シフトレジスタ２の初段ビットの出力を選択する。 - 特許庁

In a viscoelastic characteristic value measuring apparatus using a split Hopkinson rod, a first strain gauge 7 and a second strain gauge 9 are attached to an input rod 3 and a third strain gauge 11 and a fourth strain gauge 11 are attached to the output rod 5 joined to the input rod through the test piece 20.例文帳に追加

スプリットホプキンソン棒を用いた粘弾性特性値測定装置において、入力棒３に第一ひずみゲージ７及び第二ひずみゲージ９を取り付け、試験片２０を挟んで連接する出力棒５に第三ひずみゲージ１１及び第四ひずみゲージ１３を取り付けている。 - 特許庁