「Control Bit」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

After that, when the pre-charge control signal PIO is started, potentials of the input and output lines are drawn by a potential of a bit line connected with a memory cell.例文帳に追加

その後、プリチャージ制御信号ＰＩＯが立ち下がると、入出力線の電位はメモリセルに接続されたビット線の電位に引きずられる。 - 特許庁

There are set a memory with two or more banks, and a memory control means for controlling to assign separate banks of the memory for each line of the bit map data.例文帳に追加

複数のバンクを持つメモリと、ビットマップデータの１ラインごとに前記メモリの別々のバンクを割り当て制御するメモリ制御手段を有する。 - 特許庁

Upon the receipt of data subjected to printer control coding (Y in S20), the data are converted into data of a bit map format and the resulting data is stored in an image memory (S21).例文帳に追加

プリンタ制御コード化されたデータを受信すると（Ｓ２０のＹ側），該データをビットマップ形式に変換して画像メモリに記憶する（Ｓ２１）。 - 特許庁

A multiplexing device 11 performs termination of the TS of each user set device, identifies the preliminary bit of the TS, also adds a supervisory control bit needed as a CLTS for supervisory control between multiplexing devices 11 and 14 to the TS preliminary bit, subsequently reconstructs a CLTS and also multiplexes each output signal of the user set device in which the CLTS is reconstructed.例文帳に追加

多重化装置１１では各ユーザ設定装置のＴＳを終端処理し、ＴＳの予備ビットを識別すると共に、ＴＳ予備ビットに多重化装置１１と１４との間の監視制御用ＣＬＴＳとして必要な監視制御ビットを付加した後、ＣＬＴＳを再構築すると共に、ＣＬＴＳが再構築された各ユーザ設定装置出力信号を多重化する。 - 特許庁

This data processor has a command control part including an n-bit command and a 2n-bit command in a command set and determining the conflict between the commands for a register designated by the register designation fields (REG1 and REG2) of the commands.例文帳に追加

データ処理装置は、命令セットにｎビットの命令と２ｎビットの命令を含み、命令のレジスタ指定フィールド（ＲＥＧ１，ＲＥＧ２）で指定されるレジスタについての命令間での競合を判定可能な命令制御部を有する。 - 特許庁

The sensor control part 220 switches a logical level of the mode switching signal SW so that the display mode is switched to the 16-bit mode in the case of the illuminance equal to or higher than a prescribed threshold and the display mode is switched to the 24-bit mode in the case of the illuminance lower than the prescribed threshold.例文帳に追加

センサ制御部２２０は、照度が所定の閾値以上であれば１６ビットモードとなり、照度が所定の閾値未満であれば２４ビットモードとなるように、モード切替信号ＳＷの論理レベルを切り替える。 - 特許庁

A read area at any address in the register 21 becomes a recording area of electric current values and a write area at the same address becomes a recording area of control signals and for instance, a permission bit for the use of electric current and a function effective bit are prepared.例文帳に追加

そしてこのレジスタ２１の任意のアドレスの読み出しエリアが電流値の記載エリアとされ、同じアドレスの書き込みエリアは制御信号の記載エリアとされて、例えば電流使用許可ビットと機能有効化ビットが設けられる。 - 特許庁

A first encoding circuit E_j1 generates control codes A_1 and A_2 which determine a multiplying factor (1 or 2 time(s)) of the partial product to a multiplicand corresponding to a bit Y_2j and a bit Y_2j-1 of a multiplier.例文帳に追加

第１の符号化回路Ｅ_ｊ１は、乗数のビットＹ_２ｊおよびビットＹ_２ｊ−１に応じて、被乗数に対する部分積の倍率（１倍または２倍）を決定する制御符号Ａ_１および制御符号Ａ_２を生成する。 - 特許庁

When data, having the bit quantity with the possibility of overflow in the butterfly computation, are contained by more than a fixed number, the bit quantity control circuit 8 shifts the bits of all data in the worm memory 7 to the LSB side.例文帳に追加

ビット量制御回路８は、バタフライ演算をするとオーバーフローする可能性があるビット量を有するデータの数が一定数より多く含まれている場合には、ワークメモリ７内のデータを全てをＬＳＢ側にビットシフトさせる。 - 特許庁

To realize the distributed arrangement of bit line kicker drivers of a DRAM adopting hierarchical word drive line constitution on a memory core section without adding control lines to the memory core section and to operate a bit line kicker drive line at high speed.例文帳に追加

階層ワードドライブ線構成を採用したDRAMにおけるビット線キッカードライバを、メモリコア部への制御線の追加を行うことなく、メモリコア部に分散配置することを可能とし、ビット線キッカー駆動線を高速に動作させる。 - 特許庁

A control unit 16 switches the three modes depending on surrounding voice level from a microphone 20, magnitude of vibration and impact by an accelerator-gyro sensor 24, and bit rate of compression data which should be recorded by a bit rate monitoring device 26.例文帳に追加

制御装置（１６）は、マイク（２０）からの周囲の音声レベル、加速度・ジャイロセンサ（２４）による振動・衝撃の大きさ、及び、ビットレート監視装置（２６）による記録すべき圧縮データのビットレートに従い、これら３つの動作モードを切り替える。 - 特許庁

A frame synchronization of a first bit data extracted from the light beacon and a second bit data extracted from the radio wave beacon is detected in a first frame synchronous detection part and a second frame synchronous detection part in an exclusive control part 20.例文帳に追加

排他制御部２０内の第１のフレーム同期検出部及び第２のフレーム同期検出部で光ビーコンから抽出した第１のビットデータ及び電波ビーコンから抽出した第２のビットデータのフレーム同期を検出する。 - 特許庁

When a control circuit charges and discharges bit lines through the virtual power source node, the circuit charges and discharges bit lines by controlling gate voltage of the PMOS and the NMOS transistors to restrict a generated peak current.例文帳に追加

制御回路は、仮想電源ノードを通じてビットラインをチャージしたり、ディスチャージたりする時、発生するピーク電流を制限するために、ＰＭＯＳ及びＮＭＯＳトランジスタのゲート電圧を制御してビットラインをチャージしたり、ディスチャージしたりする。 - 特許庁

A port control circuit performs writing processing in a write target cell through the first word line and the first bit line and performs reading processing from a read target cell through the second word line and the second bit line.例文帳に追加

ポート制御回路は、書き込み対象セルに対して第１ワード線及び第１ビット線を通して書き込み処理を行い、読み出し対象セルに対して第２ワード線及び第２ビット線を通して読み出し処理を行う。 - 特許庁

The light receiving device 20 selects one light receiving channel according to a control signal from the controller 22, and coverts the light intensity of the inside part of the light transmitting medium 16 into an n bit digital signal, and outputs the least significant bit.例文帳に追加

受光装置２０は、制御装置２２からの制御信号に基づいて、受光チャネルを１つ選択するか、光伝送媒体１６の内部の光強度をｎビットのディジタル信号に変換して最下位ビットを出力する。 - 特許庁

After the control section 140 pre-charges the input terminal 9a and the main bit line MBL to voltage Vdd and resets the sub-bit line SBL to ground voltage Vss, controls the pre-charge section 120a, the reset section 130, and the selecting gate 4a.例文帳に追加

制御部１４０は、入力端９ａとメインビット線ＭＢＬとを電圧Ｖ_ddにプリチャージし、サブビット線ＳＢＬをグランド電圧Ｖ_ssにリセットした後に、プリチャージ部１２０ａとリセット部１３０ａと選択ゲート４ａとを制御する。 - 特許庁

On the basis of the bit rate calculated by the bit rate calculation unit 12, a gate control unit 17 controls transmission of packets stored in buffers 0 to N (18-0 to 18-N), thereby controlling a band to be allocated to the stream.例文帳に追加

ゲート制御部１７は、ビットレート算出部１２によって算出されたビットレートに基づいて、バッファ０〜Ｎ（１８−０〜１８−Ｎ）に格納されるパケットの送信を制御することにより、当該ストリームに割り当てる帯域を制御する。 - 特許庁

The speed measurement section measures the bit length of communications, currently being performed between nodes on the basis of a communication signal inputted from a communication bus 31 of a communication system 30 to be diagnosed and inputs the measured bit length into a control section 11.例文帳に追加

速度計測部は、診断対象の通信システム３０の通信バス３１から入力される通信信号に基づき、ノード間で行われている通信のビット長を計測し、計測したビット長を制御部１１に入力する。 - 特許庁

Moreover, the circuit device is equipped with; detection circuits each of which outputs a detection signal 1 by detecting occurrence of latch up every one bit column; and power source control circuits each of which controls a voltage to be applied to the power source lines VL1, GL1, etc., every one bit column.例文帳に追加

さらに、1ビット列ごとにラッチアップの発生を検知して検知信号１を出力する検知回路と、１ビット列ごとに、電源線ＶＬ１、ＧＬ１等に与える電圧を制御する電源制御回路を備えている。 - 特許庁

A control method of the SRAM by which data is written in an antiparallel storage circuit of an SRAM memory cell via a true bit line (BLT) and a complementary bit line (BLC) or data is read from it and a SRAM cell are provided.例文帳に追加

真ビットライン（ＢＬＴ）および相補ビットライン（ＢＬＣ）を介して、ＳＲＡＭメモリセルのアンチパラレル記憶回路にデータを書き込み、またはそれからデータを読み出すＳＲＡＭの制御方法およびＳＲＡＭセルが提供される。 - 特許庁

An auditory mental model processing section 14 decides the quantizing bit length for the audio signals S13_1 or the like, and a level control circuit 16 adjusts the amplitude level of the electronic watermark signal S15_1 or the like according to this bit length.例文帳に追加

聴覚心理モデル処理部１４がオーディオ信号Ｓ１３_1 等に割り当てる量子化ビット長を決定し、レベル制御回路１６がその量子化ビット長を基に、電子透かし信号Ｓ１５_1 等の振幅レベルを調整する。 - 特許庁

The watchdog timer includes: a setting part which has a break setting bit; and a break control unit for instructing the debug module to perform break processing when the break setting bit is valid and the overflow signal is asserted.例文帳に追加

上記ウォッチドッグタイマは、ブレーク設定ビットを有する設定部と、上記ブレーク設定ビットが有効にされ、且つ、上記オーバーフロー信号がアサートされた場合に、上記デバッグモジュールにブレーク処理を指示するブレーク制御部とを含む。 - 特許庁

A rate control part 110 finds the sending-out bit rates of raw materials whose transmission times overlap from a specific calculation expression and a data multiplexing part 111 multiplexes the raw material data read out at the calculated sending-out bit rates with a transport stream.例文帳に追加

レート制御部１１０は、送出時間の重なる素材データの送出ビットレートを所定の計算式で求め、データ多重化部１１１は計算された送出ビットレートで読み出された素材データをトランスポートストリームに多重化する。 - 特許庁

A control signal supplied to a cell array selection transistor, a sense amplifier bit line pre-charge transistor, and their gates is set so that potential variation applied to a pair of cell array bit lines is canceled when a state of each transistor is caused to transition.例文帳に追加

セルアレイ選択トランジスタとセンスアンプビット線プリチャージトランジスタとそれらのゲートに供給される制御信号は、各トランジスタの状態が遷移する時にセルアレイビット線対に及ぼす電位変動を相殺するように設定されている。 - 特許庁

A direction of the head bit of a control data column for divergence succeeding to a special control data column can be held in the fixed direction (positive, in figure) even in the rear of a data column in which it is unknown that any of positive or negative is a start bit by arranging the special control data column of two bytes at the rear of main data in which arbitrary data cannot be arranged.例文帳に追加

任意のデータを配置できない主データの後に２バイトの特殊制御データ列を配置することによって、正負の何れが開始ビットになっているのか分からないデータ列の後においても、特殊制御データ列に続く発散用制御データ列の先頭ビットの向きを一定方向（図８では、正）に保つことができる。 - 特許庁

A switching device 100, arranged between the common memory of the LAN and a transmission/reception control part, is provided with reception data bus control circuits 101-104 provided corresponding to bit sliced reception data buses 151-153, and plural transmission data bus control circuits 105-108 provided corresponding to bit sliced transmission data buses 154-158.例文帳に追加

ＬＡＮの共通メモリ７２０と送受信制御部７１１〜７１４間に配置されるスイッチング装置１００は、ビットスライスされた受信データバス１５１〜１５４に対応して設けられた複数の受信データバス制御回路１０１〜１０４と、ビットスライスされた送信データバス１５４〜１５８に対応して設けられた複数の送信データバス制御回路１０５〜１０８とを備える。 - 特許庁

A cell structure is realized by (i) providing a side wall control gate on the laminated film of oxide film, nitride film, oxide film (ONO) on both sides of a ward gate, and (ii) forming a control gate and a bit impurity film by self-alignment so that the control gate and the bit impurity film are shared between adjoining memory cells due to high integration.例文帳に追加

セル構造は、（ｉ）ワードゲートの両サイド上の酸化膜−窒化膜−酸化膜（ＯＮＯ）の積層膜上にサイドウォール制御ゲートを配設すること、および（ｉｉ）自己整合によって制御ゲートおよびビット不純膜を形成し、高集積のために隣接するメモリセル間の制御ゲートおよびビット不純膜を共有することによって実現される。 - 特許庁

A bit rate which is presented to the schedule data of guarantee bit rate preference class is provided to C-RNC using a common measurement process or individual measurement process, in order that the C-RNC in mobile communication system allows execution of congestion control on the uplink transmission having guarantee bit rate.例文帳に追加

移動体通信システム内のＣ−ＲＮＣが、保証ビットレートを有するアップリンク送信に対して輻輳制御を実行するのを可能にするために、共通測定処理または個別測定処理を用いて、保証ビットレート優先度クラスのスケジュールデータに提供されるビットレートをＣ−ＲＮＣに与えることを提案する。 - 特許庁

A user equipment (UE) receives a radio signal of a high speed shared control channel including information to show a N bit field including a cyclic redundancy check (CRC) of N bit added to an UE identification of N bit with two as a rule and at least one high speed downlink sharing channel (Step 4).例文帳に追加

２を法としてＮビットのＵＥ識別に加算されたＮビットの巡回冗長チェック（ＣＲＣ）を含んでいるＮビットフィールド及び少なくとも一つの高速ダウンリンク共有チャンネルを示す情報を含んでいる高速共有制御チャンネルの無線信号をユーザ装置（ＵＥ）により受信する（ステップ４）。 - 特許庁

A printer 2 has a storage unit 23 storing job data developed in a bit map and a control unit 21 for performing storage processing 27 for developing received printing job in bit map data and storing it in the storage unit 23 per job and performing printing processing 28 for reading the stored bit map data and printing it per page.例文帳に追加

プリンタ（２）は、ビットマップに展開されたジョブデータを記憶する記憶ユニット（２３）と、受信した印刷ジョブをビットマップデータに展開し、ジョブ単位に記憶ユニット（２３）に記憶する格納処理（２７）と、格納されたビットマップデータを読み出して、ページ単位に印刷動作する印刷処理（２８）を行う制御ユニット（２１）とを有する。 - 特許庁

The n-bit matrix operation circuit 10 is arranged for a control circuit 11 including at least either an exclusive OR gate XORx taking an exclusive OR of the n-bit input signal A and the n-bit output signal or an excusive OR gate XORx taking an exclusive OR of both output signals.例文帳に追加

ｎビットマトリクス演算回路１０には、ｎビットの入力信号Ａとｎビットの出力信号の排他的論理和をとる排他的論理和ゲートＸＯＲｘと、ｎビットの出力信号の相互の排他的論理和をとる排他的論理和ゲートＸＯＲｘの少なくとも一方を含む制御回路１１が設けられる。 - 特許庁

User equipment (UE) receives a first wireless signal of a high speed shared control channel (HS-SCCH), containing: an N-bit field containing an N-bit cyclic redundancy check (CRC) modulo 2 combined with an N-bit UE identity; and information indicating at least one high speed downlink shared channel (step 4).例文帳に追加

２を法としてＮビットのＵＥ識別に加算されたＮビットの巡回冗長チェック（ＣＲＣ）を含んでいるＮビットフィールド及び少なくとも一つの高速ダウンリンク共有チャンネルを示す情報を含んでいる高速共有制御チャンネルの無線信号をユーザ装置（ＵＥ）により受信する（ステップ４）。 - 特許庁

Before a bit map image bit map developed to a band memory secured on a work buffer memory 105 of a RAM part is transferred to a recording part 110 for recording the bit map image, a video signal control circuit 111 transmits the number of offset lines which become white parts in the band and the number of lines to be printed to a controller in the recording part 110.例文帳に追加

ビデオ信号制御回路１１１がＲＡＭ部のワークバッファメモリ１０５上に確保されるバンドメモリにビットマップ展開されるビットマップイメージの記録部１１０への転送前に、該バンド中で白地となるオフセットライン数と印刷されるライン数を記録部１１０内のコントローラにあらかじめ送信する構成を特徴とする。 - 特許庁

A control section 130 for a measuring terminal device 1 fixes a measurement bit rate, and each time the number of subject terminal devices 1 is increased, it transmits measurement data to or receives it from a plurality of subject terminal devices 1 at the fixed measurement bit rate, and measures the bit rate for each subject terminal device 1.例文帳に追加

測定端末装置１の制御部１３０が、測定用ビットレートを固定にして、対象端末装置１の数を増加させる毎に、その複数の対象端末装置１との間で固定の測定用ビットレートの測定用データを送信または受信し、対象端末装置１毎にビットレートを測定する。 - 特許庁

A nonvolatile semiconductor memory 10 includes a memory cell 11 storing complementary data, complementary bit lines BLT, BLB connected to the memory cell 11, a pre-charge circuit 60 pre-charging the complementary bit line to the prescribed potential, a latch type sense amplifier 70, and a current control circuit 50 connected to the complementary bit lines.例文帳に追加

不揮発性半導体メモリ１０は、相補データを記憶するメモリセル１１と、メモリセル１１に接続された相補ビット線ＢＬＴ，ＢＬＢと、その相補ビット線を所定の電位にプリチャージするプリチャージ回路６０と、ラッチ型センスアンプ７０と、相補ビット線に接続された電流制御回路５０と、を備える。 - 特許庁

Then, an operation schedule 9, where the bit corresponding to the operation time zone of the apparatus 1 is set to 1 and the bit corresponding to the stop time zone of the apparatus 1 is set to 0, is made, and the control means 6 transmits a start command and a stop command, based on the set value of the bit geared to the present time.例文帳に追加

そして、機器１の運転時間帯に対応するビットを１に且つ機器１の停止時間帯に対応するビットを０に設定した運転スケジュール８を作成し、現在時刻に応じたビットの設定値に基づき、コントロール手段６から各機器１へ、起動指令、及び停止指令を送信する。 - 特許庁

Then, the control section 130, in the event that a difference between a total bit rate, before increasing the number of subject terminal devices 1 and a total bit rate after increasing the number of subject terminal devices 1 is smaller than or equal to a predetermined value, determines that the total bit rate at that time is the communication bandwidth of the measuring terminal apparatus 1.例文帳に追加

そして、制御部１３０は、対象端末装置１の数を増加させる前の集計ビットレートと、対象端末装置１の数を増加させた後の集計ビットレートとの差が所定値以下の場合に、そのときの集計ビットレートが測定端末装置１の通信帯域であると判定する。 - 特許庁

To enable the C-RNC 1102 within a mobile communication system to perform congestion control for uplink transmissions having a guaranteed bit-rate, the C-RNC 1102 is given with a bit-rate being provided to scheduled data of the guaranteed bit-rate priority class using common or individual measurement processing.例文帳に追加

移動体通信システム内のＣ−ＲＮＣ１１０２が、保証ビットレートを有するアップリンク送信に対して輻輳制御を実行するのを可能にするために、共通測定処理または個別測定処理を用いて、保証ビットレート優先度クラスのスケジュールデータに提供されるビットレートをＣ−ＲＮＣ１１０２に与えることを提案する。 - 特許庁

The 23-bit data of the decimal point part 102 of the average depth value of the semitransparent polygon and the 23-bit data of the decimal part 106 of the minimum pooling depth value are supplied to the one inputs of the AND gates, and 23-bit mask values are supplied to the other inputs of the AND gates via mask control signals 142.例文帳に追加

ＡＮＤゲートの一方の入力には、半透明ポリゴンのデプス平均値の小数部１０２の２３ビットデータおよび最小保持デプス値の小数部１０６の２３ビットデータが供給され、ＡＮＤゲートの他方の入力には、マスク制御信号１４２を介して２３ビットのマスク値が供給される。 - 特許庁

A current supply circuit 10 includes a bit select circuit 40 selectively outputting even-numbered bits or odd-numbered bits of eight bit image data DIN in accordance with a control signal SD, and supplies a gray-scale current Idat corresponding to the bits outputted from the bit select circuit 40 to a pixel 100.例文帳に追加

電流供給回路１０は、制御信号ＳＤに応じて、８ビットの画像データＤＩＮの偶数ビットおよび奇数ビットの一方を選択的に出力するビット選択回路４０を含み、ビット選択回路４０から出力されたビットに応じた階調電流Ｉｄａｔを画素１００へ供給する。 - 特許庁

The control information parity and the control information bit arrangement are decided, such that the hamming distance of each control information code is at least (d) (d is a natural number of 2 to 10), and the hamming distance of each control information 10B code is at least (D) (D is a natural number of 2 to 10).例文帳に追加

ここで、制御情報符号の各々の符号のハミング距離が少なくともｄ（ｄは２〜８の自然数）であり、かつ、制御情報１０Ｂ符号各々の符号のハミング距離が少なくともＤ（Ｄは２〜１０の自然数）である、制御情報パリティと制御情報ビット配列とする。 - 特許庁

An error detection part 3 confirms parity bits and control bits when confirmation of data matching is completed, executes parity check and control bit check based on the bits to detect an error of the instruction signal.例文帳に追加

エラー検出部３は、データ一致の確認が完了すると、パリティビットとコントロールビットを確認し、これらのビットに基づくパリティチェックとコントロールビットチェックを実行して、指令信号のエラーを検出する。 - 特許庁

When encoding control information with the encoding matrix, each bit of the control information is distributed over all encoded output bits as uniformly as possible.例文帳に追加

本発明の態様によって提供される符号化行列で制御情報を符号化すれば、制御情報の各ビットが、符号化されたすべての出力ビットにわたってできるだけ均一に分散される。 - 特許庁

Each of the voltage control circuits has a voltage supply line to control the corresponding bit line to have a predetermined voltage, while the voltage supply line is made up of a voltage line metallic layer.例文帳に追加

前記電圧制御回路それぞれは、対応する前記ビットラインを所定の電圧に制御するための電圧供給線を有し、前記電圧供給線は、電圧線金属層で形成される。 - 特許庁

When there are few memory cells to be erased, the erase control circuit performs second erase operation control for setting the bit lines BL1 to BL4 corresponding to the memory cells to be erased at a low potential power source voltage VSS.例文帳に追加

消去対象メモリーセルが少ない場合には、消去対象メモリーセルに対応するビット線ＢＬ１〜ＢＬ４が低電位電源電圧ＶＳＳに設定される第２の消去動作制御を行う。 - 特許庁