「LOGIC OPERATION」に関連した英語例文の一覧と使い方(17ページ目) - Weblio英語例文検索

This system has a processing device 200 constituted to control an operation of an image capture appliance 102, a memory 202 including a logic constituted to receive software for aiding communication between the appliance 102 and a device from a software source, and a network interface device 208 for allowing communication of the appliance 102 with a software source.例文帳に追加

アプライアンス１０２の動作を制御するように構成された処理装置２００と、アプライアンス１０２とデバイスとの間の通信を助けるソフトウェアをソフトウェアソースから受信するように構成されるロジックを含むメモリ２０２と、アプライアンス１０２がソフトウェアソースと通信するためのネットワークインタフェース装置２０８とを備える。 - 特許庁

A printer 102 has a CPU which performs control so that it is transited from a sleep mode for power saving to a normal operation mode and an interruption controller which inputs a V_BUS signal of a USB as an interruption signal and a digital camera 101 has V_BUS wake up logic which generates pulses by driving the V_BUS signal.例文帳に追加

プリンタ１０２は、省電力のためのスリープモードから通常動作モードへ遷移し得るように制御するＣＰＵと、ＵＳＢのＶ_ＢＵＳ信号を割り込み信号として入力する割り込みコントローラとを有し、デジタルカメラ１０１は、Ｖ_ＢＵＳ信号を駆動してパルスを発生するＶ_ＢＵＳ Ｗａｋｅ ｕｐロジックを有する。 - 特許庁

A function C conversion system 20 divides an algorithm C description 1 obtained by writing an operation or control algorithm of a logic circuit in a C language into a plurality of states in a processing unit, describes performance orders of divided processing as a state transition and generates a function C description 2 with a control description embedded therein.例文帳に追加

論理回路の演算または制御アルゴリズムをＣ言語によって記述したアルゴリズムＣ記述１を、機能Ｃ変換システム２０において、処理単位で複数の状態に分割し、分割した処理の実行順序を状態の遷移として記述して、制御記述が埋め込まれた機能Ｃ記述２を生成する。 - 特許庁

When a brake operation is performed in a connecting state of a slave side stop lamp to a power supply circuit, a first comparator circuit CP1 and a second comparator circuit CP2 compare and decide a voltage of a second terminal T2 connected to the slave side stop lamp with first and second reference voltages so as to output to a logic circuit.例文帳に追加

子側のストップランプが電源回路に接続された状態でブレーキ操作が行われたときは、第一の比較回路ＣＰ１と第二の比較回路ＣＰ２とが子側のストップランプに接続された第二の端子Ｔ２の電圧と第一の基準電圧および第二の基準電圧とを比較判定し論理回路に出力する。 - 特許庁

Further, conventionally, as a connection test of a row address and a column address between a logic section and a memory is performed by an actual operation test of a whole LSI, a fault detecting rate of a circuit is low, but this test can be performed by a scan-test, and a test pattern having a high fault detecting rate of a circuit can be automatically made.例文帳に追加

さらには、ロジック部とメモリ間の行アドレス及び列アドレスの接続テストを従来は、ＬＳＩ全体の実動作テストで行っていたため、回路の故障検出率を低かったが、この発明によりスキャンテストにより行うことができ、回路の故障検出率が高いテストパターンを自動で作成することができる。 - 特許庁

Once a predetermined operation mode is set, an input logic channel setting unit 104 is capable of performing a mixing treatment to audio signals inputted from a cascade input terminal 82a as normal input channel audio signals by supplying them to an input signal processing unit 108 via an input batch unit 106.例文帳に追加

所定の動作モードが設定されると、入力論理チャンネル設定部１０４においては、カスケード入力端子８２ａから入力された音声信号を入力パッチ部１０６を介して入力信号処理部１０８に供給することにより、通常の入力チャンネルの音声信号としてミキシング処理できるようにした。 - 特許庁

A buffer control circuit 31 has a logic circuit for stopping the operation of the differential input buffer 43 with an H-level signal SUSP, while the USB controller 16 sends L-level signals DPOEZ and DMOEZ enabling data output to the output buffers 41A and 41B, when receiving the signals.例文帳に追加

バッファ制御回路３１は、ＵＳＢコントローラ１６から出力バッファ４１Ａ，４１Ｂにデータの出力を有効にするＬレベルの信号ＤＰＯＥＺ，ＤＭＯＥＺが送られている間、当該信号を受けて、Ｈレベルの信号ＳＵＳＰにより差動入力バッファ４３の動作を停止させる論理回路を有する。 - 特許庁

To provide a CMOS logic circuit wherein the design of circuit with a high speed operation and high expendability is attained, the development man-hours of which can considerably be reduced by remarkably decreasing component adjustment man-hours, and the yield of which is enhanced by using the same basic components to reduce the manufacturing cost.例文帳に追加

ＣＭＯＳ論理回路において、高速動作および拡張性の高い回路設計を可能にし、部品の調整手間を大幅に減少させることにより開発工数が大幅に削減され、さらに、同一の基本部品を使用することにより歩留りの向上を図れ製造価格の低廉化を促進する。 - 特許庁

To prevent an operation of a receiver side from causing a hindrance by outputting communication data to be outputted that are converted into invalid data when the logic of superimposed data has been changed by an external disturbance noise.例文帳に追加

映像信号等に重畳された重畳データを読み出す従来の重畳データ読出回路では、入力した重畳データを所定のしきい値で、Ｈ又はＬレベルの論理データに変換し、この論理データを所定のフォーマット（例えばスタートビット、ストップビットを付加したフォーマット）の通信データに変換して受信装置に出力する。 - 特許庁

A logic OR circuit 109 conducts OR arithmetic operation of positive and negative overflow flags of Ich/Qch reception signals outputted from A/D converters 105, a counter 110 counts and outputs number of samples causing overflow per prescribed time, and a comparator circuit 111 compares the sample number with a preset reference value for their quantities.例文帳に追加

論理ＯＲ回路１０９が、Ａ／Ｄ変換器１０５が出力する受信信号のＩｃｈ・Ｑｃｈ各々の正側・負側のオーバフローフラグの論理和演算を行い、カウンタ１１０が、一定時間当たりにオーバフローとなったサンプル数を出力し、比較回路１１１が、予め設定された基準値と大小比較する。 - 特許庁

An AND circuit 202 is added to a logic circuit 20 of a conventional example (Fig. 9, 10), the AND operation of an output signal SSOUT of an electronic shutter scanner SS and an electronic shutter control signal PR (being synchronized with a scan start pulse SST) is performed, and the result is supplied to respective unit pixels 10 (Fig. 1, 2).例文帳に追加

従来例（図９、図１０）の論理回路２０にアンド回路２０２を追加し、電子シャッタスキャナＳＳの出力信号ＳＳＯＵＴと、外部端子からの入力による電子シャッタ制御信号ＰＲ（スキャン開始パルスＳＳＴに同期している）との論理積をとって各単位画素１０に供給する（図１、図２）。 - 特許庁

A control device 11 sets a discrimination condition when discriminating whether a path is set as a verification target to a plurality of paths prescribed by a plurality of states included in a logic model shown by specification data 24 of the circuit description and state transition between the respective states based on input operation from an input device 12.例文帳に追加

回路記述の仕様データ２４が示す論理モデル内に含まれる複数の状態及び各状態間の状態遷移により規定される複数のパスに対して、該パスが検証対象とされるか否かを判別する際の判別条件を入力装置１２からの入力操作に基づき制御装置１１が設定する。 - 特許庁

When the digital controlled oscillator is power-increased, after being temporarily power downed, the integrated control logic starts the adjustable frequency loop from the previous operation status, based on the data held in the apparatus, thereby re-starting the feedback loops and an error processor circuit to avoid the oscillator adjustment, based on old data.例文帳に追加

一時的にパワーダウンされた後、ディジタル制御式発振器がパワーアップされるとき、統合及び制御論理が装置内に保持されたデータにもとづき、調整可能周波数ループを前の動作状態から始動し、旧データにもとづく発振器調整を回避するように、フィードバック・ループ及び誤差処理回路を再始動する。 - 特許庁

A logic circuit comprises a selector which selects and outputs an input signal or specified value according to the value of a select signal, a control gate which controls the selector so that the selector outputs the specified value irrelevantly to the value of the select signal, and a computing element which inputs the output signal of the selector to perform operation.例文帳に追加

選択信号の値に応じて入力信号又は特定値のいずれかを選択して出力する選択器と、選択信号の値に拘わらず選択器が特定値を出力するように選択器を制御する制御ゲートと、選択器の出力信号を入力して演算を行なう演算器とを備える。 - 特許庁

An information processing unit has: a retrieval condition display control part which visually displays retrieval conditions which can be combined with each other based on a user operation and controls a display position in accordance with the user operation; and a retrieval processing part which changes a logic expression of a retrieval conditions depending on the display state of the retrieval conditions which are displayed by the retrieval condition display control part and performs the retrieval.例文帳に追加

ユーザ操作に基づいて相互に結合させることが出来る検索条件を視覚的に表示して、ユーザ操作に応じて該検索条件の表示位置を制御する検索条件表示制御部と、前記検索条件表示制御部が表示した検索条件同士の表示状態に応じて検索条件の論理式を変更して検索を実行する検索処理部と、を備える、情報処理装置が提供される。 - 特許庁

This semiconductor integrated circuit brings an operation for the CMOS transistor of a NAND circuit 4 into an off-state by changing a logic of a node A using a state setting signal inputted into a state setting terminal ST and a NAND circuit 3a, and makes an electric power source current flow in the CMOS transistor.例文帳に追加

本発明に係る半導体集積回路は、状態設定端子ＳＴに入力される状態設定信号とＮＡＮＤ回路３ａとを用いて、ノードＡの論理を変化させてＮＡＮＤ回路４のＣＭＯＳトランジスタの動作をオフ状態とするとともに、上記ＣＭＯＳトランジスタに電源電流が流れるように設定する。 - 特許庁

The game machine comprises: a hammer for hitting the game ball to a prescribed game area; the hitting motor for operating the hammer by being rotated; an original point detection means for detecting the preset original point angle of the hitting motor; and a hitting control means constituted of the logic circuit and for controlling the operation of the hitting motor.例文帳に追加

遊技球を所定の遊技領域に発射することが可能な槌と、回転することで槌を作動させることが可能な発射モータと、予め設定された発射モータの原点角度を検出することが可能な原点検出手段と、ロジック回路から構成され、発射モータの動作を制御する発射制御手段とを設ける。 - 特許庁

In the arithmetic operation apparatus to conduct data transformation processing such as a non-linear transform processing, input bit transition processing is executed in a pre-charge phase wherein all the selector input values comprising the logic circuit are kept at the same value and, after the transition processing is completed, the phase is shifted to an evaluation phase and output bits based on the data transformation processing are generated.例文帳に追加

非線形変換処理などのデータ変換処理を行う演算装置において、論理回路を構成するセレクタ入力値をすべて同一値に維持したプリチャージ・フェーズにおいて入力ビット遷移処理を実行させ、遷移処理終了後にエバリュエーション・フェーズへ移行してデータ変換処理に基づく出力ビット生成を行なう。 - 特許庁

A latch circuit 10 for a scan-path is inserted into a combined circuit deep in logic to be divided into combined circuits 11, 12 having substantially same logical depth between flip flops 1-4 for the scan- path and the latch circuit 10, and a usual flip flop 9 operated in the usual operation is brought into a through condition, so as to shorten a final verifying pattern.例文帳に追加

論理が深い組み合わせ回路にスキャンパス用ラッチ回路１０を挿入して、スキャンパス用フリップフロップ１〜４及びスキャンパス用ラッチ回路１０間の論理の深さが略等しい組み合わせ回路１１、１２に分割すると共に、通常時に動作する通常フリップフロップ９をスルーとすることにより、最終的な検証パタンを短くする。 - 特許庁

A control circuit generates a block scan clock signal including a shift clock at the same timing when a control signal shows a scan shift period for inputting and outputting data in the scan chain, and generates a block scan clock signal including pulses at different timing for each of the plurality of circuit blocks when the control signal shows a capture period for testing a logic operation of the combination circuit.例文帳に追加

制御回路は、制御信号がスキャンチェーンにデータを入出力するスキャンシフト期間を示すときに、同じタイミングのシフトクロックを含むブロックスキャンクロック信号を生成し、組み合わせ回路の論理動作をテストするキャプチャ期間を示すときは複数の回路ブロック毎に異なるタイミングのパルスを含むブロックスキャンクロック信号を生成する。 - 特許庁

To solve such a problem that a PLC (Programmable Logic Controller) function can only perform sequential control for input/output states basically, and welding output data and robot operation information in a welding robot for performing welding cannot be taken into the sequential control to process with the PLC function, in an industrial robot incorporating the PLC function.例文帳に追加

従来の、ＰＬＣ機能を内蔵している産業ロボットにおいて、ＰＬＣ機能はあくまで入出力状態に関するシーケンス制御を行う機能のみとなっており、溶接を行う溶接ロボットにおける溶接出力データやロボット運転情報をＰＬＣ機能でのシーケンス制御に取り込んで処理するといったことはできない。 - 特許庁

The analog/digital conversion circuit as an embodiment of the present invention can be made small in area and power consumption by connecting output terminals of a plurality of stages of amplification sections and reducing offset variance by performing averaging processing by majority-logic operation in a stage where conversion to a binary signal is performed.例文帳に追加

本実施形態に係るアナログ／デジタル変換回路によれば、複数段の増幅部の各段において出力端子同士を平均化用抵抗素子により接続するとともに、２値信号に変換された段階で多数決論理演算による平均化処理を行うことによりオフセットばらつきを低減し、回路の小面積化と低消費電力化を実現できる。 - 特許庁

Specifically, the device, that is, control equipment 46, based on the initial charged amount of energy in a battery 14, power energy supplied to the battery 14, and discharging efficiency of the battery 14, dynamically calculates the used amount of energy, in this way, control logic of the whole energy can be executed, accurate operation analysis and/or simulation can be executed.例文帳に追加

具体的には、装置つまり制御器46が、バッテリー14内の初期充電量、バッテリー14に供給される電力量及びバッテリー14の放電効率に基いて、利用されるエネルギー量を動的に計算し、それにより、全体的なエネルギーの管理ロジックが実行されるのを可能とし、正確な動作解析及び／又はシミュレーションが実行されるのを可能とする。 - 特許庁

This one-chip microcomputer 10 is provided with a starting register 18 for starting test operation for an incorporation self-checking function, and an incorporation self-check starting pattern generator 19 for setting an initial value to a test control circuit (a pseudo random number generator 14, a logic circuit checking compressor 15, a pattern generator 16 and a memory checking compressor 17).例文帳に追加

１チップマイクロコンピュータ１０は、組み込み自己検査機能のために、テスト動作を起動する起動レジスタ１８と、テスト制御回路（疑似乱数発生器１４、論理回路検査用圧縮器１５、パターン発生器１６、メモリ検査用圧縮器１７）に初期値を設定する組み込み自己検査起動パターン発生器１９とを備えている。 - 特許庁

A variable voltage part 12 varies voltage to be applied to the variable capacitance diode 11 according to external setting or an internal state (detected noise quantity, an operation frequency of a logic circuit 14, etc.), so that even after mounting a semiconductor device 10 on a mounting board, the capacity value of the variable capacitance diode 11 can be set to a value suitable for noise.例文帳に追加

可変電圧部１２は、外部からの設定または内部の状態（検出されるノイズ量やロジック回路１４の動作周波数など）に応じて可変容量ダイオード１１に印加する電圧を可変することにより、半導体装置１０を実装基板に実装した後でも、可変容量ダイオード１１の容量値をノイズに適した値に設定できる。 - 特許庁

As the data copying operation, the address multiplexer and the data multiplexer are respectively controlled by a control logic circuit, and a prearranged address bus and a prearranged data bus are selected, then the flash memory is constituted by copying direct the input data from the page buffer made as the corresponding source to the page buffer made as at least one destination through the above prearranged data bus.例文帳に追加

データコピーする動作は、コントロールロジック回路に該アドレスマルチプレクサーと該データマルチプレクサーをそれぞれ制御させ、予定のアドレスバスと予定のデータバスを選ばせ、該予定のデータバスを経由して入力データを対応するソースとされるページバッファから少なくても一つのデスティネーションとされるページバッファに直接にコピーさせることによってフラッシュメモリを構成する。 - 特許庁

To provide a simulation device for a PLC, the simulation device capable of making it easy to understand specifications of an error memory provided by the PLC and to change the logical value of a desired error bit into an error equivalent value by a simple operation without incorporating any dedicated logic for generating errors into a ladder diagram program in using a dedicated error generating command.例文帳に追加

そのＰＬＣが提供する異常メモリの仕様を容易に理解させることができると共に、専用の異常発生命令を使用する場合のように、ラダー図プログラム中に別途異常発生用の専用ロジックを組み込むことなく、所望する異常ビットの論理値を簡単な操作で異常相当値へと変化させることができること。 - 特許庁

Accordingly, the NMOSFETs 49 and 50, having the threshold voltage same as that of the NMOSFET used on a logic circuit, can be used without the use of the material of low threshold voltage, the NMOSFETs 49 and 50 can be on/off operated surely in the narrow range of operation, and the scale and the function of a drive circuit can be suppressed low.例文帳に追加

こうすれば、ＮＭＯＳＦＥＴ４９，５０として、低いしきい値のものを用いずに、例えば、ロジック回路領域に用いたＮＭＯＳＦＥＴと同じしきい値のものを用いることができ、そのぶん狭い動作範囲で、ＮＭＯＳＦＥＴ４９，５０を確実にＯＮ／ＯＦＦさせることができ、そのぶん駆動回路の規模や能力を小さく抑えることができる。 - 特許庁

The programmable controller comprises an internal output element to operate in conjunction with an external output element and a sequence program with a simulation control logic incorporated therein for providing, in conjunction with operation of the internal output element, a virtual input value to an external input element to be changed in status afterwards when an ON/OFF status of the external output element is changed.例文帳に追加

プログラマブルコントローラは、外部出力要素に連動して動作する内部出力要素と、その外部出力要素のオンオフ状態を変化させた場合に、その後、状態の変化が予定されている外部入力要素に対して、内部出力要素の動作に連動して仮想入力値を与える模擬制御ロジックが組み込まれたシーケンスプログラムを有している。 - 特許庁

At a packet classification request, the control logic retrieves a rule memory entry from the rule memory and a criterion memory entry specified by a criterion memory pointer in the rule memory entry and further performs operation prescribed by an operator in the rule memory entry with a value in the criterion memory entry and the corresponding value included in the classification request.例文帳に追加

制御ロジックが、パケット分類要求に応答し、規則メモリからの規則メモリエントリを検索し、その規則メモリエントリ内の判定基準メモリポインタによって特定される判定基準メモリエントリを検索し、さらにその判定基準メモリエントリ内の値と、その分類要求に含まれる対応する値において、規則メモリエントリ内の演算子によって規定される演算を実行する。 - 特許庁

The latch 100 includes: a latch unit 120 equipped with a first input terminal for receiving a first input signal and a first output terminal for outputting a first output signal; and a first current source coupled with the first output terminal for providing a first current to the first output terminal when the operation corresponds to a logic state where the first output signal and the first input signal are different from each other.例文帳に追加

ラッチは、第一入力信号を受信する第一入力端と第一出力信号を出力する第一出力端を備えるラッチユニットと、第一出力端にカップリングされ、第一出力信号と第一入力信号が相違するロジック状態に対応するときに第一電流を第一出力端に提供する第一電流源とを含む。 - 特許庁

The logic model 10 comprises a trigger signal generation part 40 generating a trigger signal preVP1 for triggering operation of the voltage generation circuit 20, a counter part 60 changing a counter variable (RISE, FALL) based on a clock signal CLK, and an initialization part 50 resetting the counter variable (RISE, FALL) to an initial value every time the trigger signal preVP1 is changed.例文帳に追加

その論理モデル１０は、電圧発生回路２０の動作をトリガするトリガ信号ｐｒｅＶＰ１を生成するトリガ信号生成部４０と、クロック信号ＣＬＫに基づいてカウンタ変数（ＲＩＳＥ，ＦＡＬＬ）を変化させるカウンタ部６０と、トリガ信号ｐｒｅＶＰ１が変化する毎にカウンタ変数（ＲＩＳＥ，ＦＡＬＬ）を初期値にリセットする初期化部５０とを備える。 - 特許庁

A test logic part 14 is provided, which converts an electric signal which is an analog signal generated by a pixel array part 12 provided with a plurality of pixels for photoelectric conversion, to a digital signal by an A/D converter 13 and uses the A/D converted digital signal to verify whether the operation state of each pixel in the pixel array part 12 is normal or not.例文帳に追加

光電変換する複数のピクセルが設けられているピクセルアレイ部１２にて生成されたアナログ信号である電気信号を、アナログ−デジタル変換器（Ａ／Ｄ）１３にてデジタル信号に変換し、アナログ−デジタル変換されたデジタル信号を用いて、ピクセルアレイ部１２の各ピクセルの動作状態がが正常か否かを検証するテストロジック部１４が設けられている。 - 特許庁

The method consists of the processing of a part of an output signal S1 from the unit 1 by using a programmable logic circuit 18 when the signal S1 is issued, the storage of a parameter value corresponding to the processed signal and the provision of an access to the stored parameter value to the microprocessor 14 at frequency matched with the operation frequency of the microprocessor 14 itself.例文帳に追加

この方法は、前記ユニットからの出力信号Ｓ_１の一部をそれらが発行されるときにプログラマブル論理回路１８を用いて処理することと、前記処理された信号に対応するパラメータ値を記憶することと、前記マイクロプロセッサ自身の動作周波数に整合する周波数で前記記憶されたパラメータ値へのアクセスを前記マイクロプロセッサ１４に与えることとからなる。 - 特許庁

In a ROM emulator 100 having an emulation control part 220 for emulating the operation of the ROM by being connected to the ROM 301 loaded on an integrated circuit which is a design object, a logic analyzer control part 210 for acquiring ROM output signals sent out from the ROM 301 to the emulation control part 220 and analyzing the acquired ROM output signals is incorporated.例文帳に追加

設計対象である集積回路に搭載されるＲＯＭ３０１に接続して、ＲＯＭの動作をエミュレートするエミュレーション制御部２２０を備えたＲＯＭエミュレータ１００に、ＲＯＭ３０１からエミュレーション制御部２２０に対して送出されるＲＯＭ出力信号を取得し、取得したＲＯＭ出力信号を分析するロジックアナライザ制御部２１０を内蔵した。 - 特許庁

The reconfigurable arithmetic operation circuit is equipped with a reconfigurable logic circuit 1 including a plurality of PEs 11, a reconfiguration data memory 2, a clock generating section 3, a scheduler 4, and a reconfigurable order circuit 5, wherein the reconfigurable order circuit 5 includes an order circuit 52 and a reconfiguration data memory 51 for the order circuit, and each of the PEs 11 includes a combination circuit 111 and a register 112.例文帳に追加

再構成可能な演算処理回路において、複数のＰＥ１１を備える再構成可能論理回路１と、再構成データメモリ２と、クロック生成部３と、スケジューラ４と、再構成可能順序回路５とを備え、再構成可能順序回路５が順序回路５２と順序回路用再構成データメモリ５１を備え、ＰＥ１１が組合せ回路１１１とレジスタ１１２とを備える。 - 特許庁

A path from a memory means 2091 of the boundary scan test circuit 1063 to a flip-flop 213 in the logic block 210 is verified by using a selection circuit 202 for inputting an output of the flip-flop 213 into the boundary scan test circuit 1063, to thereby enable to test a stack fault of an aiming path only by operation control of boundary scan, and to simplify a test pattern.例文帳に追加

バウンダリスキャンテスト回路１０６３の記憶手段２０９１から論理ブロック２１０内のフリップフロップ２１３へのパスを、前記フリップフロップ２１３の出力をバウンダリスキャンテスト回路１０６３へ入力する選択回路２０２を用いて検証し、バウンダリスキャンの動作制御のみで目的としているパスの縮退故障をテストすることができ、テストパターンを簡略化できる。 - 特許庁

During a display screen operation, the program 122 is started, a physical screen (a window) is assumed to be a logic screen using the registered region information, the region frame is displayed in the window and the graphic forms located in a selected region and between the regions are displayed in the window by selecting one or plural region frames for which a user wishes to display the forms.例文帳に追加

表示画面操作時、指定領域表示プログラム１２２を起動し、登録された領域情報を用い、物理画面（ウィンドウ）を論理画面と見たて、その領域枠をウィンドウ内に表示し、それを元にユーザが表示したい領域枠を一つあるいは複数選択することにより、選択した領域内および領域間などの図形をウィンドウ内に表示する。 - 特許庁

In a control IC 12, a threshold value used for monitoring a power supply voltage supplied to a control logic section 15 and implementing a protection operation is made to have a hysteresis characteristic having a width of a voltage drop level or more based on a wiring resistance on a path for supplying a load current to a motor 6 and the maximum load current by a hysteresis setting section 14 for composing a protection function section 19.例文帳に追加

制御ＩＣ１２は、保護機能部１９を構成するヒステリシス設定部１４において、制御ロジック部１５に供給される電源電圧を監視して保護動作を行なうためのしきい値に、モータ６に対して負荷電流を供給する経路の配線抵抗と負荷電流の最大値とに基づく電圧降下レベル以上の幅を有するヒステリシス特性を持たせる。 - 特許庁

A clock generating circuit 101 and a data storage circuit 102 are operated at a first power supply voltage VDD1 in an ordinary operation because of a closed switch 106, operated at a second power supply voltage VDD2 when needing storage of data during power interruption because of the opened switch 106 and the first power supply voltage VDD1 applied to a logic circuit 103 is interrupted.例文帳に追加

クロック発生回路１０１およびデータ保持回路１０２は、通常動作時には、スイッチ１０６がオン状態にされて、第１の電源電圧ＶＤＤ１で動作し、電源遮断時にデータ保持を必要とする場合、スイッチ１０６がオフ状態にされて、第２の電源電圧ＶＤＤ２で動作し、論理回路１０３に供給される第１の電源電圧ＶＤＤ１は遮断される。 - 特許庁

The line thermal printer comprises at least three shift registers 201 storing print data in the past, present and future as serial data, a logic circuit 202 synthesizing the serial data stored in the shift registers 201 by a prescribed logical operation, and energization circuits 503 and 504 fixing the energization time of a heating resistor based on the synthesized data synthesized in the logical circuit.例文帳に追加

過去、現在、未来の印字データを、各々シリアルデータとして記憶する少なくとも３つのシフトレジスタ２０１と、シフトレジスタ２０１に記憶されたシリアルデータを所定の論理演算により合成する論理回路２０２と、当該論理回路で合成された合成データに基づき、発熱抵抗体の通電時間を定める通電回路５０３、５０４とを備えるようにした。 - 特許庁

In read or write operation, in a freeze releasing circuit 60 in a semiconductor memory device, when a row-act signal /ROWACT is not activated in the prescribed period decided by a trailing edge delay circuit DL10 after a chip enable-signal/CE is made an H level, a freeze reset signal /FREEZRST is outputted from a logic gate L14 after the elapse of the prescribed period.例文帳に追加

書込または読出動作時、半導体記憶装置内のフリーズ解除回路６０において、チップイネーブル信号／ＣＥがＨレベルとなったのち、後縁遅延回路ＤＬ１０にて決定される所定期間中にロウアクト信号／ＲＯＷＡＣＴが活性化されない場合、所定期間経過後に論理ゲートＬ１４からフリーズリセット信号／ＦＲＥＥＺＲＳＴが出力される。 - 特許庁

In this reset circuit 10 which applies output voltage Vout to the power supply terminal Vcc of a microcomputer 12 and also feeds a reset signal voltage Vres of negative logic to a reset terminal RES of the microcomputer 12, the reset signal voltage Vres indicating that the microcomputer 12 should be initialized is fed to the reset terminal RES before the output voltage Vout falls below the operation assured voltage of the microcomputer 12.例文帳に追加

マイコン１２の電源端子Ｖｃｃに出力電圧Ｖｏｕｔを印加するとともに、該マイコン１２のリセット端子ＲＥＳに負論理のリセット信号電圧Ｖｒｅｓを供給するリセット回路１０において、出力電圧Ｖｏｕｔがマイコン１２の動作保証電圧以下に降下する以前に、マイコン１２の初期化を行うべき旨を表すリセット信号電圧Ｖｒｅｓをリセット端子ＲＥＳに供給する。 - 特許庁

The protecting circuit that protects the photoelectric cathode of an image intensifier from being overdriven during operation has a high voltage supply that supplies a photoelectric cathode potential to the photoelectric cathode, a measuring circuit that measures current supplied to the photoelectric cathode, and a logic circuit that interrupts the photoelectric cathode potential fed to the photoelectric cathode when the measured current shows the photoelectric cathode is overdriven.例文帳に追加

動作中にオーバードライブされることからイメージインテンシファイアの光電陰極を保護する保護回路は、光電陰極に光電陰極電位差を供給する高電圧電源と、光電陰極に供給される電流を測定する測定回路と、光電陰極がオーバードライブされていることを測定された電流が示すとき光電陰極に供給される光電陰極電位差を中断する論理回路とを有する。 - 特許庁

A high-voltage side detection signal OUTH being a high-potential side detection output is inputted to an OR logic circuit 20 which forms an output fixing circuit 30, and is inputted simultaneously also to a switch 21 in a detection operation control circuit 40 to be controlled into an off-state only when the detection signal OUTH becomes an activated signal.例文帳に追加

２値電源電圧検出回路において高電位側の検出出力である高電圧側検出信号ＯＵＴＨは出力固定回路３０を構成するＯＲ論理回路２０に入力されると同時に、前記高電圧側検出信号ＯＵＴＨが活性信号となるときにのみオフ状態に制御される検出動作制御回路４０におけるスイッチ２１にも入力される。 - 特許庁