「bits」に関連した英語例文の一覧と使い方(104ページ目) - Weblio英語例文検索

To achieve high-speed data transmission by a method of transmitting data by which a plurality of bit data is transmitted by converting the data into a plurality of serial data by means of a plurality of parallel-to-serial conversions by shortening the preparing time of a plurality of data bits with parity.例文帳に追加

複数ビットデータを複数のパラレル−シリアル変換により複数のシリアルデータに変換して伝送するデータ伝送方法において、パリティ付複数データビットを作成する時間を縮小し、高速にデータ伝送を実現する。 - 特許庁

An arbitration circuit 3 refers to the registers 1a and 1b to handle the CPU 1 (CPU 2) that has set the earlier bit as an active system and the other as a standby system, and sets arbitration result bits (bit inverted from active system as for standby system) in registers 1b and 2b.例文帳に追加

調停回路３は、レジスタ１ａ、１ｂをみて早くビットを立てた方のＣＰＵ１（ＣＰＵ２）を運用系とし他方を待機系とし、調停結果ビット（待機系は運用系の反転ビット）をレジスタ１ｂ、２ｂにセットする。 - 特許庁

To provide a method of manufacturing an optical recording medium which is capable of making groove patterns or information bit patterns fine and more particularly making the width of the grooves or information bits narrower and a method of manufacturing a master disk and stamper to be used for the same.例文帳に追加

グルーブパターンあるいは情報ピットパターンの微細化、特にグルーブまたは情報ピットの幅を狭くすることが可能な光学記録媒体の製造方法とそれに用いる原盤およびスタンパの製造方法を提供する。 - 特許庁

A memory controller of a signal control circuit that the display device has eliminates writing of a digital video signal to lower-order bits of a memory in a second display mode having less gray scales than a first display mode of multiple gray scales.例文帳に追加

多階調の第１の表示モードに対して、階調数を少なくした第２の表示モードでは、表示装置が有する信号制御回路のメモリコントローラによって、メモリへの下位ビットのデジタルビデオ信号の書き込みを無くす。 - 特許庁

The CCD-RAW data stored in the memory 58 are read out of the memory 58 to a random noise embedding circuit 66 wherein random noise is embedded in an area of the invalid data of low-order 4 bits and afterwards the data are recorded on a memory card 64.例文帳に追加

メモリ５８に記憶されたＣＣＤ−ＲＡＷデータは、メモリ５８からランダムノイズ埋め込み回路６６に読み出され、ここで下位４ビットの無効データの領域にランダムノイズが埋め込まれたのちメモリカード６４に記録される。 - 特許庁

Then each bit (digit) value of the divided data is extracted (S102), the extracted values are arranged in a prescribed sequence such as G8, R8, B8, G7, R7, B7, G6, R6 (S103), and the monochrome image is displayed in data in 8-bits arranged in this way (S104).例文帳に追加

そして分級したデータの各ビット（桁）の値を抽出し（Ｓ１０２）、抽出した値を所定の順序、例えばＧ８，Ｒ８，Ｂ８，Ｇ７，Ｒ７，Ｂ７，Ｇ６，Ｒ６となるように配列し（Ｓ１０３）、配列した８ビットのデータにてモノクローム画像を示す（Ｓ１０４）。 - 特許庁

To eliminate the need for sending certificate information a protected area at each request and to decrease the number of bits and the number of bytes which are transmitted through expensive radio communication base facilities by intercepting keeping certificate information of a radio client, when the certificate information is sent from a radio user agent to a protection server on the Internet for the 1st time.例文帳に追加

本発明は、証明情報を必要とする第２のネットワーク上の保護リソースにアクセスしようとする無線クライアント装置の組に対する証明情報を保管するプロキシ・サーバーの提供を目的とする。 - 特許庁

Regional trade agreements, including free trade agreements ("FTAs"), economic partnership agreements ("EPAs"), and bilateral investment treaties ("BITs") usually contain certain provisions for settlement of disputes between the state parties concerning the interpretation and application thereof.例文帳に追加

一般的に、地域貿易協定（自由貿易協定（Free Trade Agreement(FTA)）、経済連携協定(Economic Partnership Agreement(EPA))等）及び 二国間投資協定（Bilateral Investment Treaty(BIT)）には、協定の解釈及び適用に関す る国家間の争いを解決するための規定が設けら れている。 - 経済産業省

This Chapter will examine the mechanics of dispute settlement provisions in a number of FTAs/EPAs and BITs entered into by states with major market economies (such as the United States and the EU) and major emerging economies, and compare them with the mechanics of dispute resolution provisions existing in the EPAs entered into by Japan.例文帳に追加

そのため、以下では、主に 米国、EU 等主要市場経済国及び新興経済国が 締結しているFTA/EPA 及びBIT の紛争解決 条項を分析するとともに、我が国が締結してい る協定と比較する。 - 経済産業省

A reception window is opened for a period T1 (a period including several tens of bits each before and after a start pattern) to detect a start pattern (ST) denoting the start of one frame of an outgoing signal (reception signal).例文帳に追加

下り信号（受信信号）の１フレームの始まりを示すスタートパターン（ＳＴ）を検出するために、時間Ｔ１（スタートパターンの区間を中心としてその前後、数十ビットの余裕を持った程度の時間）だけ受信窓を開ける。 - 特許庁

A gray binary conversion section 46 generates binary codes B0Z-B4Z based on decomposed gray codes and decomposed binary codes within 3 bits, among decomposed gray codes and decomposed binary codes generated by first to fourth encoding sections 41-44.例文帳に追加

グレー・バイナリー変換部４６は、第一〜第四のエンコード部４１〜４４で生成される分解グレーコード及び分解バイナリーコードのうち、３ビット以内の分解グレーコード及び分解バイナリーコードに基づいて、バイナリーコードＢ０Ｚ〜Ｂ４Ｚを生成する。 - 特許庁

The ECC memory module 500 is configured such that part of memory elements 501, 502, 503 constituting the ECC memory module and an element for storing parity bits are integrated and mounted by using a memory element with twice the density and twice the bit configuration.例文帳に追加

ＥＣＣメモリモジュールを構成するメモリ素子中の一部とパリティビットを保存するための素子を、２倍のデンシティ及び２倍のビット構成を有するメモリ素子を利用して統合構成して実装するＥＣＣメモリモジュールである。 - 特許庁

It is natural that MFN treatment extends the favorable treatment accorded to non-party countries by a contracting party country under ordinary BITs to the other contracting party country.例文帳に追加

最恵国待遇については、通常のBIT で第三国に付与している待遇を均霑することはもちろんであるが、FTA/EPA や関税同盟を通じて締約国が第三国に付与している待遇を均霑するかが交渉の中で問題となることがある。 - 経済産業省

In determining whether the entire arbitration procedures provided by other BITs apply by virtue of most-favored nation treatment, it requires demonstration of a clear and unambiguous agreement to that effect by the parties to the treaty providing the most-favored nation treatment.例文帳に追加

最恵国待遇によって、他のBIT が定める仲裁手続の全体が適用されるかどうかを判断するにあたっては、最恵国待遇を定める条約に当事国の明確な意思が見いだされることが必要である。 - 経済産業省

To provide a successive approximation type analog/digital converter adopting a small-scale circuit configuration with an adaptive resolution in response to an input of a plurality of voltages to be converted that can conduct conversion with a corresponding conversion cycle even when number of bits of a successive approximation register is changed.例文帳に追加

逐次比較レジスタが有するビット数が変更されても対応する変換サイクルで変換動作が行え、また、複数の被変換電圧の入力に対して適応する分解能でＡ／Ｄ変換をより少ない回路構成で実現する。 - 特許庁

To provide a motor speed control circuit and a motor speed control method capable of varying a period to count rotational speeds of a motor in accordance with rotation period of the motor, and enhancing control precision without increasing the numebr of bits of counter.例文帳に追加

モータの回転速度をカウントする周期をモータの回転周期に応じて可変させ、カウンタのビット数を増やすことなく、制御精度を向上させることができるモータ速度制御回路及びモータ速度制御方法を提供すること。 - 特許庁

In the unnecessary buried pipe filling method, two-place working pits 15, 15 are formed at separate position road surfaces, and both ends of an unnecessary buried tube 2 exposed at each working bits 15, 15 are sealed by an injection side flange 3 and stopper-attached flange 4.例文帳に追加

この不用埋設管充填工法では、離れた位置の路面に２箇所の作業用坑１５，１５が形成され、各作業用坑１５，１５に露出した不用埋設管２の両端が注入側フランジ３とストッパ付きフランジ４で封止されている。 - 特許庁

Also, when the input data are a pattern (1001110111), and when data are a pattern (110111) and next three channel bits are "010", the minimum run continuation limit processing part 52 outputs a corresponding code sequence, while outputs a minimum run continuation limit data detecting flag "on".例文帳に追加

また、最小ラン連続制限処理部52は、入力データがパターン（1001110111）である場合、並びにデータがパターン（110111）であり、次の３チャネルビットが“010”である場合、対応する符号列を出力すると共に、最小ラン連続制限データ検出フラグonを出力する。 - 特許庁

To provide a digital information receiver, that efficiently receives transmitted video information and audio information whose bits are compressed, corrects an error that has occurred during the transmission and decodes the video information and the audio information.例文帳に追加

効率良く送信したビット圧縮した映像情報と音声情報を受信し、伝送中に生じた誤りについても誤り訂正して、映像情報と音声情報を復元することのできるディジタル情報受信装置を提供する。 - 特許庁

Further, information is communicated to an interrogator by using four bits in terms of a processing unit, so transmission processing can be performed by pieces of information read out of one type of the memory 14, so that the circuit constitution can be simplified.例文帳に追加

さらに、前記インタロゲータとの間における授受情報を４ビットを処理単位として通信を行うため、メモリ１４の１バイトから読み出した情報ごとに送信処理を行うことができるので回路構成を簡略化することができる。 - 特許庁

Higher Q bits of the shift data and separately inputted factor data are multiplied by a multiplier 19, and the multiplying result and flag data for indicating a data shift state are outputted via a multiplying a result register 23 and a shift result register 21.例文帳に追加

シフトさせたデータの上位Ｑビットおよび別途入力される係数データを、乗算器１９で乗算し、乗算結果レジスタ２３およびシフト結果レジスタ２１を介して、その乗算結果およびデータのシフト状態を示すフラグデータを出力する。 - 特許庁

The number of bits of control information can be reduced while each allotment is increased by using the expansion layer number as expansion information of both of the data frame number and the layer number, then, format efficiency can be improved.例文帳に追加

拡張レイヤー番号をデータフレーム番号とレイヤー番号の両方の拡張情報とすることにより、それぞれの割り当てをそのまま増加させるよりも管理情報のビット数を削減することができ、フォーマット効率を高めることが可能となる。 - 特許庁

The bits of enciphered cryptographic information are inputted from a code generator 15 to a predictive mode corrector 14 synchronously with the input of a motion vector outputted from a motion compensator 11, predictive mode and predictive image data in that predictive mode.例文帳に追加

予測モード補正器１４は、動き補償器１１から出力された動きベクトルと予測モード及びその予測モードにおける予測画像データが入力されるのと同期して、暗号発生器１５から暗号化された暗号情報のビットが入力される。 - 特許庁

The expansion-contraction bit is constituted in such a manner that the fluid injection paths are secured to each of the bits and the bit body while check valves are set up into each fluid injection path, and the check valves are opened and closed at pilot pressure with fluid injection.例文帳に追加

また、前記ビット及びビットボディのそれぞれに流体噴射路を設けるとともに、それぞれの流体噴射路内に逆止弁を設け、流体噴射に伴うパイロット圧力により前記逆止弁を開閉するよう構成した。 - 特許庁

To solve a problem in which a modulated pattern tends to be visually recognized as the beat noise or the vertical line noise when the input signal has constant luminance as to a noise shaping circuit which decreases the number of bits of an input signal and also performs processing without spoiling the gradation property.例文帳に追加

入力信号のビット数を削減するとともに階調性を損なわないよう処理するノイズシェーピング回路において、入力信号が一定輝度の場合、変調パターンがビートノイズ、若しくは、縦線ノイズとして視認され易い。 - 特許庁

A processing pixel extracting section 14 makes a decision whether a color image region exists in a specified region or not for the pixels in black image region based on the logical operation results of ternary 2 bits and extracts pixels in a region adjacent to the color image region.例文帳に追加

要処理画素抽出部１４は、３値２ビットの論理和演算結果から黒画像領域の画素について、所定範囲内にカラー画像領域が存在するか否かを判別してカラー画像領域との隣接領域の画素を抽出する。 - 特許庁

If there is a bit with different logic (the meaning of "1" or "0") between the input data in the input port 1 and the content in the buffer of the input port 1 formed in the RAM, the result of operation of the exclusive OR of 8 bits is not 00(H).例文帳に追加

入力ポート１の入力データとＲＡＭに形成されている入力ポート１バッファの内容との間で、論理（「１」または「０」の意味）が異なっているビットがあれば、８ビットの排他的論理和の演算結果は００（Ｈ）にはならない。 - 特許庁

Signals output from a quantizer are converted to the binary number of 3 bits in a DEM 15 provided in an A/D converter, and the pointer to be used and the direction (ascending order/descending order) of the use of the unit element are controlled by a counter 18.例文帳に追加

Ａ／Ｄ変換器に設けられたＤＥＭ１５において、量子化器から出力された信号は３ビットの２進数に変換され、カウンタ１８により、使用するポインタと単位要素の使用の方向(昇順/降順)が制御される。 - 特許庁

A total available number of nodes 206 is selected to be less than half of a largest power of 2 which can be expressed by the number of bits of the index, and the node 206 is stored only in an even number index or in an odd number index of the table.例文帳に追加

ノード（２０６）の利用可能な総数はインデックスのビット数で表すことができる最大の２の累乗の半分より小さくなるように選択し、またノード（２０６）はテーブルの偶数インデックスまたは奇数インデックスにだけ記憶される。 - 特許庁

In this signal processing device, signals 211-214 for a total of four bits indicating an operational mode are output at the input of mode- determining signals 204, 205 to a mode determining circuit 104, and output selecting circuits 109, 110 operate according to the signals.例文帳に追加

モード決定回路１０４にモードを決定する信号２０４と信号２０５を入力すると、動作モードを示す合計４ビットの信号２１１〜２１４が出力され、それらの信号に基づいて出力選択回路１０９、１１０が動作する。 - 特許庁

Although different data bits are inputted/outputted through an optional data pad according to the bit structure, a data bit to be inputted/outputted is transferred to an assigned data line or assigned data pin even if the data bit is inputted/outputted in such a way.例文帳に追加

この場合、ビット構造に従って異なるデータビットが任意のデータパッドを通じて入／出力されるが、そのように入／出力されても、入／出力されるデータビットが割り当てられたデータライン／割り当てられたデータピンに伝達されるようにする。 - 特許庁

A zero-crossing detecting circuit 12 detects the timing, at which an amplitude of an analog wave of the input signal becomes zero by code bits of the input signal to output a zero-crossing signal, and the storage circuit 14 outputs a second gain value based on the zero-crossing signal.例文帳に追加

ゼロクロス検出回路１２は入力信号の符号ビットにより入力信号のアナログ波形の振幅が０となるタイミングを検出してゼロクロス信号を出力し、これに基づいてゲイン値保持回路１４は第２ゲイン値を出力する。 - 特許庁

A control device 20 stores operation determination maps 23 which correspond to any electronic apparatus, respectively, and comprise a plurality of bits set with values indicating whether the corresponding electronic apparatus can normally operate under control of the control device 20.例文帳に追加

制御装置２０には、それぞれがいずれかの電子機器に対応し、対応する電子機器が制御装置２０の制御により正常に動作可能であるか否かを示す値が設定された複数のビットを備える動作判定マップ２３が記憶される。 - 特許庁

A plurality of one-port split lookup tables 22a and 22b having alternately stored therein correction data corresponding to input data are provided as a lookup table that has stored therein the correction data corresponding to the input data at predetermined intervals relevant to predetermined higher-order bits.例文帳に追加

所定の上位ビットに該当する所定間隔おきの入力データに対応する補正データを記憶するルックアップテーブルとして、入力データに対応する補正データを交互に記憶する複数の１ポートの分割ルックアップテーブル２２ａ，２２ｂを設ける。 - 特許庁

When a carry signal 204 is generated in the adder 203, the code length of the connection code exceeds sixteen bits, so that a signal indicating that the 16-bit length part of the connection code is a fixed length code is outputted from a terminal 208.例文帳に追加

そして、加算器２０３にキャリー信号２０４が発生した場合は、連結コードのコード長が１６ビットを超えた場合であり、該連結コードの当該１６ビット長分が固定長コードであることを示す信号を端子２０８より出力する。 - 特許庁

A correction video signal is preliminarily determined for a point where lower bits of a present video signal and the just preceding video signal are all "0", and a variable decides a correction video signal determined by the preliminarily determined correction video signal.例文帳に追加

現在映像信号及び直前映像信号の下位ビットが全て“０”である点に対して補正映像信号が予め決められており、変数は予め決められた補正映像信号によって決定される補正映像信号を定める。 - 特許庁

When a writing request is transmitted from an internal memory 211 having an internal bus of n-bits, a bus use is permitted by a bus arbitration part 107, but conversion into a m-bit width (m>n) is required when DMA-transferred by a memory reading control part 208.例文帳に追加

ｎビットの内部バスを持つ内部メモリ２１１からの書き込み要求であった場合、バス調停部１０７でバス使用許可が与えられるが、メモリ読み出し制御部２０８がＤＭＡ転送する際にｍ（ｍ＞ｎ）ビット幅への変換が必要となる。 - 特許庁

After cumulative addition is performed m+n-1 times according to the clock signal CLK, the lower m+m-1 bits of the cumulative addition value in the data latch circuit 14 is held in a data latch circuit 16, and outputted as a multiplication result Z of two's complement display.例文帳に追加

クロック信号ＣＬＫに従ってｍ＋ｎ−１回の累積加算を行った後、データラッチ回路１４の累積加算値の下位ｍ＋ｎ−１ビットがデータラッチ回路１６に保持され、２の補数表示の乗算結果Ｚとして出力される。 - 特許庁

This processing is repeated the number of times which is equal to the number of unit data of L2 bits included in input data S, and finally enciphered or deciphered data is obtained in a second data extraction part 52 by exclusive OR between extracted data and input data S.例文帳に追加

この処理が入力データＳに含まれるＬ２ビットの単位データの数だけ反復され、最終的な第２のデータ抽出部５２で抽出データと入力データＳとの排他的ＯＲにより暗号化データまたは復号化データが得られる。 - 特許庁

On a transmitting side, encoding is performed with a code based on repeat codes defined as most simple codes; multi-level modulation is applied by non-Gray mapping or extended mapping through interleave processing for exchanging encoded bits in order; and a result is transmitted.例文帳に追加

送信側では、最も単純な符号とされる繰り返し符号を基本とした符号により符号化を行い、符号化された各ビットの順番を入れ替えるインタリーブ処理を経て非Grayマッピング、または拡張マッピングによる多値変調を施して送信する。 - 特許庁

An information processing part 163 uses the error rate of the latest bit out of N-bits for finding an error rate expected value for an error of the latest bit in a transmission bit string due to the appearance of each of bit patterns in a unit bit string.例文帳に追加

情報処理部１６３は、単位ビット列の各ビットパターンについて、そのビットパターンの出現に起因して、送信ビット列の最新のビットが誤る誤り率期待値を、Nビットのうちの、最新のビットが誤る誤り率を用いて求める。 - 特許庁

A code generator 12a sets a correspondence relation among a code having a predetermined number of bits and a frequency offset and a voltage applied to a voltage controlled oscillator 13 by a DAC 12b according to a frequency offset detection condition by the detector 11.例文帳に追加

コード生成部１２ａは、検出部１１による周波数オフセットの検出状況に基づいて、所定ビット数のコードと周波数オフセットおよびＤＡＣ１２ｂが電圧制御発振器１３に印加する電圧との対応関係を設定する。 - 特許庁

To provide a transmitting device and a receiving device which enable to identify a mark for performing reverse-SCL on the basis of the result of demodulating TMCC without researching for the marks of identified bits such as B8h.例文帳に追加

ＴＭＣＣの復調時に復調結果から一意に逆ＳＣＬを行うための目印位置を目印であるＢ８ｈ等特定ビットを捜すことなく特定することが可能な送信装置および伝送装置および受信装置を提供する。 - 特許庁

Then, three selection bits s1, s2, and s3 according to the connection relation of the selected M sequence are outputted, and exclusive ORs between them are operated in order by EXOR circuits 103a to 103c, and they are fed back to the first stage R0.例文帳に追加

そして、選択されたＭ系列の接続関係に応じた３つの選択ビットｓ１、ｓ２、ｓ３が出力され、ＥＸＯＲ回路１０３ａ〜１０３ｃによって順番に排他的論理和が取られた後、初段Ｒ０にフィードバックされる。 - 特許庁

When the (N-1)th bit of the dividend is 1 and the (2N-M-1)th bit of the dividend is zero, 1 is subtracted from a value to be expressed by (2N-M) to (X-1)th bits of the dividend and a result as a high-order bit of the quotient is obtained (78).例文帳に追加

被除数の（Ｎ−１）番目のビットが１であり、被除数の（２Ｎ−Ｍ−１）番目のビットが０であれば、被除数の（２Ｎ−Ｍ）から（Ｘ−１）番目のビットで表す値から１を減じ、商の上位ビットとしての結果を得る（７８）。 - 特許庁