「gate-current」に関連した英語例文の一覧と使い方(31ページ目) - Weblio英語例文検索

When MOS transistors in the same shape are arranged like a matrix, an inside MOS transistor is used as the constant current cell U, and MOS transistors arranged in the surroundings are used as dummy transistors D and MOS capacity C, the gate electrode, the source electrode, and the drain electrode of each dummy transistor D are connected to the same metal wire as that of a gate electrode of the constant current cell U.例文帳に追加

同一形状のＭＯＳトランジスタをマトリクス状に配置し、内側のＭＯＳトランジスタを定電流セルＵとして用い、周囲に配置されたＭＯＳトランジスタをダミートランジスタＤ及びＭＯＳ容量Ｃとして用いるときに、ダミートランジスタＤのゲート電極、ソース電極及びドレイン電極を、定電流セルＵのゲート電極と同じメタル配線に接続する。 - 特許庁

Thus, the lower source region 5b and lower drain region 6b are formed in the source region and drain region, and consequently current concentration above a channel region 9 caused as a gate length L becomes shorter is suppressed to make a current flow uniformly over the entire channel region 9, so that an effective gate width is widened by the uneven structure formed in the well region 2.例文帳に追加

このように、ソース領域、ドレイン領域に下部ソース領域５ｂ、下部ドレイン領域６ｂを形成することにより、ゲート長Ｌが短くなるにつれて生じるチャネル領域９の上方の電流集中を抑えチャネル領域９全体に均一に電流を流すことができるようになり、ウェル領域２に形成された凹凸構造によって実効的なゲート幅が広がる。 - 特許庁

The voltage controlled oscillation circuit 1 includes a voltage/current conversion circuit 3 having a first depression type MOS transistor 13, wherein controlling force voltage is input to a gate, and a second depression type MOS transistor 15 for compensating an offset when a voltage between the gate and the source of the first depression type MOS transistor 13 is 0V to generate bias current corresponding to a control voltage.例文帳に追加

電圧制御発振回路１は、制御力電圧がゲートに入力される第１のデプレッション型ＭＯＳトランジスタ１３と、その第１のデプレッション型ＭＯＳトランジスタ１３のゲート・ソース間電圧が０Ｖのときのオフセットを補償する第２のデプレッション型ＭＯＳトランジスタ１５を有し、制御電圧に応じたバイアス電流を発生する電圧電流変換回路３を備える。 - 特許庁

The Hall element which has a couple of current input electrodes and a couple of voltage output electrodes formed on a semiconductor substrate has at least one or more gate electrodes formed between the couple of current input electrodes, and at least one or more potential detecting elements which are provided closely to the gate electrodes and detect the semiconductor substrate electrode.例文帳に追加

半導体基板上に形成された一対の電流入力電極と、一対の電圧出力電極を有するホール素子において、前記一対の電流入力電極間に形成された少なくとも１個以上のゲート電極と、このゲート電極に接近して設けられ、前記半導体基板電位を検出するための少なくとも１個以上の電位検出電極とを有する。 - 特許庁

With regard to circuit description data which are entered into a circuit simulator for simulating degradation of the drain current or threshold current, a variable voltage source 1 which outputs a voltage of threshold voltage degradation (ΔVth) is added between a gate electrode of a MOS transistor 2 prior to hot-carrier degradation and a connection point connected to the gate electrode for simulating characteristics after the degradation.例文帳に追加

ドレイン電流劣化およびしきい値電流劣化をシミュレートするため回路シミュレータに入力する回路記述データにおいて、ホットキャリア劣化前のＭＯＳトランジスタのゲート電極とゲート電極に接続された接続点の間に、しきい値電圧劣化ΔＶｔｈの電圧を出力する可変電圧源を追加することで劣化後の特性をシミュレートする。 - 特許庁

This power converter includes a control circuit which decreases the input current of a converter circuit from its prescribed value when the apparatus is stopped or protected, outputs an operating signal when the current is below a predetermined level, turns off a gate signal of an inverter circuit, provided that the stopping or protection of the apparatus has been performed, and which turns off a gate signal of the converter circuit.例文帳に追加

装置の停止又は保護処理が行われたとき、コンバータ回路の入力電流を所定値から低下し、あらかじめ定められたレベル以下となったとき動作信号を出力させ、装置の停止又は保護処理が行われることを検出していることを条件として、インバータ回路のゲート信号をオフとし、次いでコンバータ回路のゲート信号をオフとする制御回路を具備する。 - 特許庁

Wires connected to the input terminals of standard cells are exchanged mutually to change a gate net list 37 so as to reduce the off-leak current according to network probability 51 that is probability taken by the input of each standard cell and is generated by RTL function simulation or gate level function simulation, and a current consumption table 41 disposed in a technology library storage section 36.例文帳に追加

スタンダードセルのそれぞれの入力が取り得る確率であって、ＲＴＬ機能シミュレーションもしくはゲートレベル機能シミュレーションによって生成されるネットプロバビリティ５１と、テクノロジライブラリ記憶部３６内に備えた消費電流テーブル４１とに応じてオフリーク電流を低減するように、スタンダードセルの入力端子に接続された配線を互いに入れ替えてゲートネットリスト３７を変更する。 - 特許庁

In order to drive a semiconductor switching element having an input capacitance formed between a gate electrode and a first output electrode, a first switch is connected between a direct-current voltage source and the gate electrode, a second switch is connected between the first output electrode and a reference potential terminal of the direct-current voltage source, and the first and second switches are turned on to turn the semiconductor switching element on.例文帳に追加

ゲート電極と第１の出力電極間に入力容量が形成された半導体スイッチング素子を駆動するため、直流電圧源とゲート電極間に第１のスイッチを接続し、第１の出力電極と直流電圧源の基準電位端間に第２のスイッチを接続し、第１，第２のスイッチをオンして半導体スイッチング素子をターン・オンさせる。 - 特許庁

The impurity density of a p-base region of each cell which constitutes each IGBT chip is increased, the threshold voltage of the gate is set high, and a collector saturation current of each IGBT chip is suppressed to three times as high as rated current or below in order to increase the breaking current of an IGBT pack 20 (semiconductor device) for performing turn-off wherein the IGBT chips 1 are stored.例文帳に追加

ＩＧＢＴチップを構成する各セルのｐベース領域の不純物濃度を高くして、ゲートしきい値電圧を高く設定し、ＩＧＢＴチップのコレクタ飽和電流値を定格電流の３倍以下に抑制し、ＩＧＢＴチップ１が収納されたＩＧＢＴパック２０（半導体装置）のターンオフ可能遮断電流の向上を図る。 - 特許庁

When ON driving signal is fed to a gate of FET 18 through a comparator 17 in a starting time and a large current setting mode is temporarily set and the constant current control mode is then performed, the ON driving signal is extinguished, and intervals of the drain sources of FET 18 are opened, and constant operation is then performed by the value of current for a setting position of the variable resistor 19.例文帳に追加

このＦＥＴ１８のゲートに、始動時にコンパレータ１７よりオン駆動信号を与え、一時的に大電流設定モードとさせ、定電流制御モードになったときに、そのオン駆動信号を消滅させ、ＦＥＴ１８のドレイン・ソース間を開放させて、可変抵抗器１９の設定位置の電流値で定常運転をさせる。 - 特許庁

A current linear variable circuit 1, provided with semiconductor switches SW_1 to SW_m (of a size smaller than that of the output stage semiconductor switches) mounted parallel (in a ladder shape) and a delay circuit plus a buffer at the pre-stage of each gate, functions as a constant-current source for obtaining a linear current and as a kind of low-pass filter as well.例文帳に追加

電流線形可変回路１は、並列（梯子状）に設置された半導体スイッチＳＷ１〜ＳＷｍ（前記出力段半導体スイッチよりも小さいサイズの半導体スイッチ）を備え、かつ各ゲートの前段に遅延回路とバッファとを備えて、線形の電流を得るための定電流源として機能すると共に、一種のローパスフィルターとしても機能する。 - 特許庁

The inverter control part 8 includes speed control means 81, vector calculation means 82, torque rate limit means 84 for limiting a change rate of a torque current reference, torque axis current control means 86, magnetic flux axis current control means 87, gate control means 88 and 89, load rate detecting means 93, and sudden load change detection means 92.例文帳に追加

インバータ制御部８は、速度制御手段８１と、ベクトル演算手段８２と、トルク電流基準の変化率を制限するトルクレート制限手段８４と、トルク軸電流制御手段８６と、磁束軸電流制御手段８７と、ゲート制御手段８８、８９と、負荷率検出手段９３と、負荷急変検出手段９２とを有する。 - 特許庁

In a first inverter circuit INV1, one end of a current path of a second conductive second transistor P1 is connected to the other end of a current path of a first conductive first transistor N1 to which one end of the current path is grounded and a first signal CKI consisting of one of first voltage V1 higher than ground potential is supplied to each gate.例文帳に追加

第１のインバータ回路ＩＮＶ１は、電流通路の一端が接地された第１導電型の第１のトランジスタＮ１の電流通路の他端に第２の導電型の第２のトランジスタＰ１の電流通路の一端が接続され、各ゲートに接地電位より高い第１の電圧Ｖ１の一方からなる第１の信号ＣＫＩが供給される。 - 特許庁

A switch SW1 selects a common connection part of either of MOS transistors M1, M2 to which each drain and gate are connected commonly and each source is connected commonly, and connects the part to a current source 101, and makes a prescribed drain-source current IDS flow from the current source 101 to the selected common connection part.例文帳に追加

スイッチＳＷ１は、ドレインとゲートがそれぞれ共通接続され、かつ、それぞれのソースを共通に接続されてなるＭＯＳトランジスタＭ１，Ｍ２のいずれか一方の当該共通接続部を選択して電流源１０１に接続し、前記選択された共通接続部に電流源１０１から所定のドレイン−ソース電流Ｉ_DSを流す。 - 特許庁

The organic light emitting diode display device includes: an organic light emitting diode element which emits light by an electric current; a driving element which drives the organic light emitting diode element by a gate voltage applied to a gate electrode; and a data driver which supplies a data voltage and an inversion voltage symmetric to the data voltage relative to a reference voltage as a reference to the gate electrode of the driving element.例文帳に追加

本発明に係る有機発光ダイオード表示装置は、電流によって発光する有機発光ダイオード素子、ゲート電極に印加されるゲート電圧によって前記有機発光ダイオード素子を駆動する駆動素子、及び前記駆動素子のゲート電極にデータ電圧と、基準電圧を基準として、前記データ電圧と対称的な反転電圧を供給するデータ駆動部を備える。 - 特許庁

To stabilize the potential of a gate drive circuit by making the same potentials of the reference-potential side output terminal of the gate drive circuit and each emitter side of a plurality of parallel-connected switching elements, while suppressing current imbalances or unstable phenomena of the plurality of parallel-connected switching elements, and to prevent an abnormal voltage from being applied to the gate drive circuit.例文帳に追加

本発明は、並列接続した複数のスイッチング素子の電流不平衡あるいは不安定現象を抑制した上で、ゲート駆動回路の基準電位側出力端子と並列接続した複数のスイッチング素子の各エミッタ側とを同電位にしてゲート駆動回路の電位を安定にし、ゲート駆動回路に異常な電圧が印加されるのを防止することを目的とする。 - 特許庁

A gate electrode terminal of the first MOS capacitance is equivalently connected to a diffusion layer side terminal (terminal opposite to the gate electrode terminal) of the second MOS capacitance, and a potential difference generating element 16 for generating potential difference, based on the current flowing, is connected between the diffusion layer side terminal of the first MOS capacitance and the gate electrode terminal of the second MOS capacitance.例文帳に追加

第１のＭＯＳ容量のゲート電極端子と、第２のＭＯＳ容量の拡散層側端子（ゲート電極端子とは反対の端子）が等価的に接続され、第１のＭＯＳ容量の拡散層側端子と第２のＭＯＳ容量のゲート電極端子の間に、電流が流れることにより電位差を発生する電位差発生素子１６が接続される。 - 特許庁

To provide a semiconductor device and its manufacturing method capable of forming the film thickness of a metal silicide film formed in a source drain region to be thick without suffering from an increase of a junction leakage current even in the semiconductor device having a fully silicided gate electrode (full silicide gate electrode), and capable of forming the full silicide gate electrode and the metal silicide film in a one time silicide formation process.例文帳に追加

フルシリサイド化されたゲート電極（フルシリサイドゲート電極）を有する半導体装置であっても、接合リーク電流増大の問題なく、ソースドレイン領域に形成された金属シリサイド膜の膜厚を厚く形成することが可能であり、かつ一回のシリサイド形成工程でフルシリサイドゲート電極及び金属シリサイド膜を形成可能な半導体装置及びその製造方法を提供する。 - 特許庁

Thus the interference phenomenon generated between the selective transistor region and the cell gate is suppressed and space width between the selective transistor region and the nearest cell gate is reduced to improve storage properties, current properties of the cell gates around the selective transistor are maintained, appropriate cell properties are obtained, and program properties of the cell gate are kept uniform.例文帳に追加

それによって、選択トランジスタ領域とセルゲートとの間で干渉現象が発生するのを抑え、選択トランジスタ領域に最隣接のセルゲートとの間の幅を減らして保存特性を改善し、選択トランジスタ周辺のセルゲートの電流特性を維持するとともに、流れる電圧の過多過小を防いで好適なセル特性を得て、セルゲートのプログラム特性を均一に維持する。 - 特許庁

The semiconductor device includes an HV transistor 10 formed on a semiconductor substrate 1, and the HV transistor 10 includes a gate electrode 19 formed on the semiconductor substrate 1 with an insulating film interposed, and a source 15 and a drain 13, the inside of the gate electrode 19 being depleted when a voltage is applied to the gate electrode 19 and a current flows between the source 15 and drain 13.例文帳に追加

半導体基板１に形成されたＨＶトランジスタ１０を備え、ＨＶトランジスタ１０は、半導体基板１上に絶縁膜を介して形成されたゲート電極１９と、ソース１５及びドレイン１３を有し、ゲート電極１９の内部は、当該ゲート電極１９に電圧が印加されてソース１５とドレイン１３との間に電流が流れるときに空乏化する。 - 特許庁

In this optical sensor element 1a, wherein a gate electrode 13 is stacked on a semiconductor layer 17 formed of an oxide semiconductor via a gate insulating film 15, and a source electrode 19s and a drain electrode 19d are connected to the semiconductor layer 17, the light reception quantity in the semiconductor layer 17 is read as a drain current value which has changed in a nonvolatile manner with respect to a gate voltage.例文帳に追加

酸化物半導体からなる半導体層１７に対してゲート絶縁膜１５を介してゲート電極１３が積層され、当該半導体層１７にソース電極１９ｓおよびドレイン電極１９ｄが接続された光センサー素子１ａにおいて、半導体層１７での受光量を、ゲート電圧に対して不揮発的に変化したドレイン電流値として読み出す。 - 特許庁

To provide a liquid crystal display device, in which the quality of a screen is dramatically improved, by making the supply of current being applied to gate driver ICs constant to thereby reduce a voltage drop, when signal lines that drive gate driver ICs are formed within a panel and correcting voltage distortion, to thereby reduce voltage differences among the gate driver ICs.例文帳に追加

ゲート駆動ＩＣを駆動させる信号線をパネル内に形成する場合、ゲート駆動ＩＣに印加される電流を常に一定に供給して、電圧降下を低減するとともに、電圧歪曲を補正して、ゲート駆動ＩＣ間の電圧差異を減少させることにより、画面の品位を革新的に向上させることができる液晶表示装置を提供することである。 - 特許庁

When the motor drive 1 starts a brushless DC motor 2 through forced commutation, a gate drive circuit 5 limits the current flowing through the windings 2U-2W of the motor 2 to the upper limit level, set higher than the level of a current flowing, when the motor 2 goes into steady state steady rotational state.例文帳に追加

モータ駆動装置１がブラシレスＤＣモータ２を強制転流によって起動させる場合に、ゲート駆動回路５は、モータ２の巻線２Ｕ〜２Ｗに流れる電流を、モータ２が定常回転状態となった場合に流れるレベルよりも高く設定した上限レベルで制限する。 - 特許庁

The denominator and numerator of the above function are sum currents ICON2 and ICON1 of a drain current and a constant current IK of two transistors M1 and M2 in which the sources are grounded and the gates are commonly connected, a bias voltage VG is applied and a differential input voltage VC is inputted from a back gate.例文帳に追加

前記関数の分母および分子が、それぞれソース接地され、ゲートが共通接続されてバイアス電圧VGが印加され、バックゲートから差動入力電圧VCが入力される２つのトランジスタM1、M2のそれぞれのドレイン電流と定電流IKの和電流ICON２及びICON１によって構成される。 - 特許庁

When the divided voltage of the output side terminal is higher than the reference voltage, the FET element Q1 decreases a drain voltage based on the rise of the gate voltage arising from the increase of a collector current of the transistor 2 caused by a current supplied from an error detection portion 3.例文帳に追加

前記出力側端子の電圧の分圧が前記基準電圧よりも高い場合には誤差検出部３から供給された電流によるトランジスタ２のコレクタ電流の増加に起因するゲート電圧の上昇に基づきＦＥＴ素子Ｑ１はドレイン電圧を低減させる。 - 特許庁

The charge holding portions 10A, 10B change the amount of electric current depending on the amount of the charge held in the portions 10A, 10B, the current flowing from one of the regions 17, 18 to the other through a channel region when voltage is applied to the gate electrode 13.例文帳に追加

そして、電荷保持部１０Ａ，１０Ｂは、電荷保持部１０Ａ，１０Ｂに保持された電荷の多寡に応じて、ゲート電極１３に電圧を印加したときにチャネル領域を介して第１，第２の拡散層領域１７，１８の一方から他方に流れる電流量を変化させる。 - 特許庁

A vertically transferred clock pulse V_ψ 2 as a control signal for controlling a source current flowing through the output section 50 is applied to gate terminals of the load MOS transistors LM1, LM2, LM3 connected in common to suppress the current which flows during the signal accumulating period in the photosensitive section.例文帳に追加

負荷ＭＯＳトランジスタＬＭ１，ＬＭ２，ＬＭ３の共通接続されたゲート端子に、出力部５０に流れるソース電流を制御するための制御信号として、垂直転送クロックパルスＶφ２を印加することで、感光部の信号蓄積期間中に流れる電流を抑制する。 - 特許庁

To solve such a problem that in a CMOS inverter, as the number of manufacturing process is increased, a manufacturing cost and a manufacturing time are increased, in a conventional NMOS inverter having constitution in which a gate of a MOS transistor of a pull-up side is connected to a power source Vdd, current consumption is increased owing to flow of a through current.例文帳に追加

ＣＭＯＳインバータでは、製造プロセスの工程数が多くなるため製造コストや製造時間が増大し、プルアップ側のＭＯＳトランジスタのゲートが電源Ｖｄｄに接続された構成の従来のＮＭＯＳインバータでは、貫通電流が流れるため消費電流が増加する。 - 特許庁

To improve current characteristics or to prevent the current characteristics from degrading without making its manufacturing process more complex in a semiconductor device comprising a stress applying insulating film on the top surface of a gate electrode of a MOS type transistor element.例文帳に追加

ＭＯＳ型トランジスタ素子のゲート電極上面に応力印加用絶縁膜を備える半導体装置において、製造工程を複雑化させることなく電流特性の向上若しくは電流特性の悪化防止を図ることのできる半導体装置及びその製造方法を提供する。 - 特許庁

A first comparator 15 compares parity check results of a current frame and a previous frame and a second comparator 16 compares bit added results, and a first AND gate 17 outputs an "H" signal, when the data in the same lines of the current frame and the previous frame are the same.例文帳に追加

第１比較器１５は現フレームと前フレームとの同じラインのパリティチェック結果を比較する一方、第２比較器１６はビット加算結果を比較し、第１アンドゲート１７は、現フレームと前フレームとの同じラインのデータが同じである場合には「Ｈ」の信号を出力する。 - 特許庁

To stabilize resistivity of a high resistant layer limiting a discharge current within a surface and to reduce resistance of a low resistant layer pattern supplying a current for a gate electrode without affecting the element area.例文帳に追加

放電電流を制限する高抵抗層の抵抗率を面内において安定させ、かつ、素子面積に影響を与えずに、ゲート電極へ電流を供給する低抵抗層のパターンの抵抗を下げることが可能な電界放出型冷陰極及びその製造方法を提供する。 - 特許庁

Next, the reset TFT 30 is turned off and the current control TFT 26 is turned off to supply video data to the data line, and thereby, the voltage higher by the voltage of the video data than the threshold level voltage is applied to the gate of the drive TFT 24 and the current corresponding thereto is supplied to an organic EL element 28.例文帳に追加

次に、リセットＴＦＴ３０をオフ、電流制御ＴＦＴ２６をオンし、データラインにビデオデータを供給することで、しきい値電圧からビデオデータの電圧だけ高い電圧を駆動ＴＦＴ２４のゲートに印加し、これに対応する電流を有機ＥＬ素子２８に供給する。 - 特許庁

The current limit means 22 controls the potential Vn1 of the first node N1 to reduce a current Idr flowing through the first insulated gate field effect transistor 13 when the potential difference ΔV between the voltage input terminal 11 and the voltage output terminal 12 is larger than a reference value.例文帳に追加

電流制限手段２２は、電圧入力端子１１と電圧出力端子１２間の電位差ΔＶが基準値より大きいときに、第１絶縁ゲート電界効果トランジスタ１３に流れる電流Ｉｄｒを低減するように第１ノードＮ１の電位Ｖｎ１を制御する。 - 特許庁

A box circuit 23 outputs a signal to a transistor gate connecting terminal 10 for charge control which signal cancels the charge prohibiting signal, even if the charge prohibiting signal is inputted in the control terminal 13 for the microcomputer when an excess current detecting voltage is detected by an excess current voltage detecting terminal 12.例文帳に追加

Ｂｏｘ回路２３は、過電流の電圧検出端子１２が過電流検出電圧となった場合、充電禁止信号がマイコン用のコントール端子１３に入力されても、前記充電禁止信号をキャンセルする信号を前記充電制御用トランジスタゲート接続端子１０に出力する。 - 特許庁

In a stationary current region set with the current smaller than an overcurrent, the gate drive voltage of the power MOS FET generates the voltage under 1 V between A and B which become the voltage loss of this protective circuit against overvoltage, utilizing an astable multivibrator and a transformer.例文帳に追加

過電流として設定した電流以下での定常電流領域では、パワーＭＯＳ ＦＥＴのゲート駆動電圧は、この過電流保護回路の電圧損失となるＡ，Ｂ間の１Ｖ未満の電圧を非安定マルチバイブレーターとトランスを利用した昇圧回路を利用して発生させる。 - 特許庁

Each pixel is provided with a pixel selection switching element 21, a current control driver element 22, a static capacitor 23 and a current light emitting element 24 such as organic EL (electroluminescence) device, in which the static capacitor 23 is disposed between a gate electrode and a drain electrode of the driver element 22 when the light emitting element 24 emits light.例文帳に追加

各画素に、画素選択スイッチング素子２１と、電流制御ドライバー素子２２と、静電容量２３と、有機ＥＬなどの電流発光素子２４を設け、発光素子２４が発光する際のドライバー素子２２のゲート電極とドレイン電極との間に静電容量２３を配置する。 - 特許庁

A pixel selection switching element 11, a current control driver element 12, a static capacitor 13 and a current light emitting element 14 such as an organic electroluminescence (EL) device are provided in each pixel, and the static capacitor 13 is arranged between a gate electrode and a drain electrode of the driver element 12 when the light emitting element 14 emits light.例文帳に追加

各画素に、画素選択スイッチング素子１１と、電流制御ドライバー素子１２と、静電容量１３と、有機ＥＬなどの電流発光素子１４を設け、発光素子１４が発光する際のドライバー素子１２のゲート電極とドレイン電極との間に静電容量１３を配置する。 - 特許庁

When molten metal 6 injected into the cavity 5 from the gate part 10 passes through in the magnetostatic field M, eddy current is generated in the molten metal 6 with electromagnetic induction, and the molten metal stream is decayed with the repulsion of the eddy current and the magnetostatic field M and as a result, the entrapment of the gas into the cavity 5 is restrained.例文帳に追加

ゲート部１０からキャビティ５内に射出された溶湯６がこの静磁場Ｍ内を通過すると、溶湯６内に電磁誘導により渦電流が発生し、この渦電流と磁場Ｍとの反発により、溶湯流が減勢され、結果としてキャビティ５内におけるガスの巻込みが抑制される。 - 特許庁

To provide a spin transistor which can control the upward direction and the downward direction of a carrier spin by the interaction of the Rashba spin orbit and branching of a carrier passage, and which controls the size of a drain current by a gate electrode, by using a superconducting junction where the drain current flows, by depending on a spin polarization degree.例文帳に追加

Rashbaスピン軌道相互作用とキャリア経路の分岐により、キャリアスピン上向き下向きを制御することを可能とし、さらにスピン偏極度に依存して、ドレイン電流が流れる超伝導接合を用いることにより、ドレイン電流の大きさをゲート電極で制御するスピントランジスタを実現する。 - 特許庁

Since the gate of the P channel MOS transistor P1 to supply a constant current to be a reference can be controlled independently of the drain, there is no limit for the drain current of the P channel MOS transistor P1 so that the voltages at both the ends of the resistor R18 are not limited.例文帳に追加

基準となる定電流が供給されるＰチヤネルＭＯＳトランジスタＰ１のゲートをドレインと独立して制御可能であるため、ＰチヤネルＭＯＳトランジスタＰ１のドレイン電流に制限がなくなり、よって抵抗Ｒ１８の両端電圧は制限されることがない。 - 特許庁

The pixel circuit P includes the electro-optical element E having a grayscale, corresponding to a drive current IDR flowing through a path r1, a drive transistor TDR disposed in the path r1 and controlling the drive current IDR according to the potential VG at the gate, and a capacitive element CA having electrodes a1 and a2.例文帳に追加

画素回路Ｐは、経路ｒ1に流れる駆動電流ＩDRに応じた階調となる電気光学素子Ｅと、経路ｒ1上に配置されてゲートの電位ＶGに応じて駆動電流ＩDRを制御する駆動トランジスタＴDRと、電極ａ1およびａ2を有する容量素子ＣAとを具備する。 - 特許庁

In an organic EL display device, a source or a drain of a drive TFT 106 is connected to a current signal line 103 to allow a predetermined current to flow in the drive TFT 106 in a signal writing period and the gate-source potential of the drive TFT 106 in this period is held in a holding means 107.例文帳に追加

有機ＥＬ表示装置は、信号書込み期間に駆動ＴＦＴ１０６のソース又はドレインを電流信号線１０３に接続して駆動ＴＦＴ１０６に所定の電流を流すと共に、この時の駆動ＴＦＴ１０６のゲートソース間電位を保持手段１０７に保持する。 - 特許庁

In this hot-line insertion and extraction device 25 in the wireless presentation system, a difference between a current presentation screen and the last current presentation screen in a computer 23 is analyzed when the hot-line insertion and extraction device 25 is linked to the computer 23, and the update screen is transmitted to the wireless gate way 21 through the computer 23.例文帳に追加

ワイヤレス・プレゼンテーション・システムにおける活線挿抜装置２５において、活線挿抜装置２５がコンピュータ２３にリンクする時、このコンピュータ２３の現在のプレゼンテーション画面とこの一つ前のプレゼンテーション画面の差異を分析し、コンピュータ２３を通じて更新画面をワイヤレスゲートウェイ２１へ伝送する。 - 特許庁

When the output current is large in a direct-current power circuit, signals repetitively going 'H' and 'L' are also supplied to the gate of the FET32 of a power conversion portion 30 and a load 15 is supplied with power both from the power conversion portion 30 and from a power conversion portion 20.例文帳に追加

直流電源回路における出力電流が大きい場合には、電力変換部３０のＦＥＴ３２のゲートにも“Ｈ”，“Ｌ”を繰り返す信号が与えられ、該電力変換部３０と電力変換部２０の両方から負荷１５に電力が供給される。 - 特許庁

A vertically transferred clock pulse Vϕ2 as a control signal for controlling a source current flowing through the output section 50 is applied to gate terminals of the load MOS transistors LM1, LM2, LM3 connected in common to suppress the current which flows during the signal accumulating period in the photosensitive section.例文帳に追加

負荷ＭＯＳトランジスタＬＭ１，ＬＭ２，ＬＭ３の共通接続されたゲート端子に、出力部５０に流れるソース電流を制御するための制御信号として、垂直転送クロックパルスＶφ２を印加することで、感光部の信号蓄積期間中に流れる電流を抑制する。 - 特許庁