「gate-current」に関連した英語例文の一覧と使い方(46ページ目) - Weblio英語例文検索

To provide a layout design method for a gate array semiconductor integrated circuit that can prevent the occurrence of noise and malfunctions due to current flow between plural circuit blocks in a well in which each power supply need be separated, and a semiconductor integrated circuit based on the layout design method.例文帳に追加

ゲートアレイ方式の半導体集積回路装置において、電源分離が必要な複数の回路ブロック間にウェルを伝って電流が流れてしまうことによるノイズや誤動作の発生を防止するためのレイアウト設計方法および当該レイアウト設計方法によって配置された半導体集積回路装置を提供すること。 - 特許庁

To solve a problem wherein, when an electric characteristic of an SOI wafer is evaluated by a pseudo-MOSFET, and a gate voltage is applied through a BOX layer, a current flows on a surface of an SOI layer in the case where a depletion layer does not reach the surface of the SOI layer, and an SOI/BOX layer interface can not be evaluated.例文帳に追加

Ｐｓｅｕｄｏ−ＭＯＳＦＥＴによってＳＯＩウェーハの電気特性を評価する際、ＢＯＸ層を通じてゲート電圧を印加した際、空乏領域がＳＯＩ層表面にまで届いていない場合、ＳＯＩ層表面で電流が流れてしまい、ＳＯＩ／ＢＯＸ層界面の評価が不可能になってしまう。 - 特許庁

More specifically, by detecting that the voltage between the collector and the emitter of a switching element (IGBT) is moderately raised at the time of a low current compared with a normal time, and by increasing a gate-on resistant value at the time of succeeding switching, a switching operation is moderately performed, thus suppressing the surge voltage at FWD reverse restoration and the vibration of the high frequency.例文帳に追加

即ち、低電流時はスイッチング素子（ＩＧＢＴ）のコレクタ・エミッタ間電圧が通常時に比べ緩やかに上昇することを検出して、次のスイッチングではゲートオン抵抗値を大きくすることにより、スイッチング動作を緩やかにして、ＦＷＤ逆回復時のサージ電圧と高周波の振動を抑制する。 - 特許庁

A driving circuit 12 having a mirror MOSTr 17 for connecting a power MOSTr 15 to a gate terminal and connecting the MOSTr 15 and a source terminal to a ground and a switch MOSTr 13 for constituting a current mirror circuit for driving a load by the MOSTr 15 if a drain terminal and the gate terminal of the MOSTr 15 are short-circuited between the MOSTr 15 and the MOSTr 17 is constituted.例文帳に追加

パワーＭＯＳＴｒ１５とゲート端子どうしを接続し、パワーＭＯＳＴｒ１５とソース端子どうしをグランドに接続するミラーＭＯＳＴｒ１７と、駆動入力信号に応じて、パワーＭＯＳＴｒ１５のドレイン端子とゲート端子を短絡した場合に、パワーＭＯＳＴｒ１５により負荷を駆動し、パワーＭＯＳＴｒ１５及びミラーＭＯＳＴｒ１７の間にカレントミラー回路を構成するスイッチＭＯＳＴｒ１３とを備えた駆動回路１２を構成しておく。 - 特許庁

Since most electrons that move from the gate 160 to LDD regions 112 and 122 are accumulated in the SiN films 132, 142, 172, and 182 at electron accumulation operation, a current value reading when the charging region is charged can be reduced close to 0 ampere, resulting in improving a reading margin.例文帳に追加

これにより、電子蓄積動作時に、ゲート部１６０からＬＤＤ領域１１２，１２２方向に移動する電子の多くをＳｉＮ膜１３２，１４２，１７２，１８２に蓄積することができるので、帯電領域が帯電しているときの読み出し電流値を、０アンペアに非常に近い値まで低下させることができ、読み出しマージンを向上させることができる。 - 特許庁

To provide a TFT structure which has a floating gate used to accumulate pixel signal charges and eliminates a leak current when a TFT is off, and to provide an electrooptical device and an electronic apparatus that can improve image characteristics such as a contrast and reduce power consumption by using such a TFT element.例文帳に追加

フローティングゲートを画素信号電荷の蓄積に用いると共に、ＴＦＴがオフ時のリーク電流を無くすことが可能なＴＦＴ構造を提供し、また、このようなＴＦＴ素子を用いることによりコントラスト等の画像特性の向上、及び消費電力の低減を図ることが可能な電気光学装置及び電子機器を提供する。 - 特許庁

A plurality of basic circuits including transistors 24 and 25 connected in series and negative differential resistance elements 21 and 22 connected in series are connected in parallel, an input signal is applied to a gate electrode of the respective transistors of the basic circuits, and a transistor 26 for supplying a current is connected to a common connection point of source electrodes of the respective transistors of the basic circuits in series.例文帳に追加

直列に接続したトランジスタ２４、２５と負性微分抵抗素子２１、２２を含む基本回路を複数個並列に接続して、前記基本回路の各トランジスタのゲート電極に入力信号を印加すると共に、前記基本回路の各トランジスタのソース電極の共通の接続点と直列に電流供給用のトランジスタ２６を接続する。 - 特許庁

In an insulating gate type semiconductor device 1 having a current density of ≥1,600 A/cm^2, a metal plate 8 is used as a means for connecting an electrode 2 covering the surface of an element region er with leads 13, 14, 15 and a fixing area of the electrode and the metal plate is 25% or larger in an area of an overlapping part 2o of the electrode.例文帳に追加

１６００Ａ／ｃｍ^２以上の電流密度を有する絶縁ゲート型半導体装置１において、素子領域ｅｒの表面を覆う電極２とリード１３、１４、１５との接続手段接続手段として金属プレート８を用い、電極と金属プレートとの固着面積を電極の重畳部２ｏの面積の２５％以上とする。 - 特許庁

The two switches SW1 and SW2 are inserted in series to drain terminals of the input transistor 11 and the output transistor 12, and a bias line B commonly connecting gate terminals of the input transistor 11 and the output transistor 12 is connected with the reference current source 10 directly without interposing the switch SW1.例文帳に追加

ここで、２つのスイッチＳＷ１とＳＷ２は、入力トランジスタ１１と出力トランジスタ１２のドレイン端子に対して直列に挿入されるとともに、入力トランジスタ１１と出力トランジスタ１２のゲート端子を共通に接続しているバイアスラインＢが、スイッチＳＷ１を介さず直接基準電流源１０と接続されている。 - 特許庁

To provide a semiconductor element manufacturing method which buries an insulating film between gate patterns in place of a photo-sensitive film when implanting ions into a semiconductor substrate of lower portion of a bit line contact area, etches it to expose the bit line contact area without a residue of etching, thereby, can prevent a leakage current of a cell transistor.例文帳に追加

ビットラインコンタクト領域下部の半導体基板にイオンを注入するときゲートパターン等の間を感光膜の代わりに絶縁膜で埋め、これを食刻して食刻残留物なくビットラインコンタクト領域を露出することにより、セルトランジスタの漏洩電流を防止することができる半導体素子の製造方法を提供する。 - 特許庁

To prevent concentration of an electric field at a corner, thinning of a gate oxide film and deterioration of a transistor characteristics by shaping the corner at the upper end of a trench into a round form, and to restrain a junction leak current to the low level and prevent generation of crystal defects during the manufacturing steps by restraining the stress caused by oxidation of the inner wall of the trench.例文帳に追加

トレンチ上端のコーナー部の形状を丸め形状にすることで、コーナー部での電界集中やゲート酸化膜の薄膜化を防止し、トランジスタ特性の劣化を防止し、またトレンチ内壁の酸化処理によるストレスを抑制することで、製造工程中に結晶欠陥等を発生せず、接合リーク電流を低く抑えられる。 - 特許庁

The clamp circuit 10 integrates with the semiconductor device 1 a power transistor 11 inserted onto the current path of a load Z and a bias part 12 which sets clamp voltage V1 by using a Zener diode D1 and generates gate voltage V2 of the power transistor 11 so that voltage V (=V3) appearing at one end of the load Z is maintained to be the clamp voltage V1.例文帳に追加

クランプ回路１０は、負荷Ｚの電流経路上に挿入されたパワートランジスタ１１と、ツェナダイオードＤ１を用いてクランプ電圧Ｖ１を設定し、負荷Ｚの一端に現れる電圧Ｖ（＝Ｖ３）がクランプ電圧Ｖ１に維持されるようにパワートランジスタ１１のゲート電圧Ｖ２を生成するバイアス部１２とを半導体装置１に集積化して成る。 - 特許庁

The D/A conversion device includes a plurality of D/A conversion circuits 20a to 20c each having N pieces of first transistors as an N-bit current source, and a gate potential generation circuit 10 which generates potential at gates of the N pieces of first transistors to pass binary-weighted currents through the plurality of D/A conversion circuits 20a to 20c.例文帳に追加

Ｎビットの電流源であるＮ個の第１トランジスタをそれぞれ有する複数のＤ／Ａ変換回路２０ａ〜２０ｃと、前記複数のＤ／Ａ変換回路２０ａ〜２０ｃそれぞれにおける前記Ｎ個の第１トランジスタのゲートにバイナリ重み付けされた電流を流すための電位を発生させるゲート電位発生回路１０とを有する。 - 特許庁

The current source includes a resistor R having one end connected to a first power source node VSS, and a depression type transistor TR in which the other end of the resistor R is connected to a source and the first power source node VSS is connected to a gate, wherein the threshold voltage of the transistor TR has negative temperature characteristics and the resistance value of the resistor R has positive temperature characteristics.例文帳に追加

電流源は、一端が第１の電源ノードＶＳＳに接続される抵抗Ｒと、ソースに抵抗Ｒの他端が接続され、ゲートに第１の電源ノードＶＳＳが接続されるデプレッション型のトランジスターＴＲとを含み、トランジスターＴＲのしきい値電圧は負の温度特性を有し、抵抗Ｒの抵抗値は正の温度特性を有する。 - 特許庁

A solid state imaging device includes: a transfer gate 32 transferring signal charges accumulated in the photon-to-current conversion part to the charge-to-voltage conversion part 26; wiring 42 for outputting a signal voltage generated in the charge-to-voltage conversion part 26; and a relay electrode 38 relaying electric connection between the charge-to-voltage conversion part 26 and the wiring 42.例文帳に追加

本発明の固体撮像装置は、光電変換部に蓄積された信号電荷を電荷電圧変換部２６に転送する転送ゲート３２と、電荷電圧変換部２６で生成された信号電圧を出力するための配線４２と、電荷電圧変換部２６と配線４２との電気的な接続を中継する中継電極３８とを備える。 - 特許庁

This high side switching circuit 120 provided in the USB device is provided with a reference voltage variable circuit 12a for changing the reference voltage Vref of an operational amplifier A1 for generating the gate voltage of an output transistor Q1 in order to adjust the charging current waveform of the bypass capacitor C1 without changing the capacitance of the capacitor C1.例文帳に追加

本発明に係るＵＳＢ装置に設けられたハイサイドスイッチ回路１２０では、バイパスコンデンサＣ１の静電容量を変えることなく、その充電電流波形を調整するために、出力トランジスタＱ１のゲート電圧を生成するオペアンプＡ１の基準電圧Ｖ_refを変化させる基準電圧可変回路１２ａを設けている。 - 特許庁

The technology of the semiconductor element manufacturing method includes a process, especially, of burying the insulating film between gate patterns in place of the photo-sensitive film when implanting the ions into the semiconductor substrate of lower portion of the bit line contact area, etching it to expose the bit line contact area without a residue of etching, thereby, preventing the leakage current of the cell transistor.例文帳に追加

本発明は半導体素子の製造方法に関し、特にビットラインコンタクト領域下部の半導体基板にイオンを注入するときゲートパターン等の間を感光膜の代わりに絶縁膜で埋め、これを食刻して食刻残留物なくビットラインコンタクト領域を露出することにより、セルトランジスタの漏洩電流を防止することができる技術である。 - 特許庁

To provide a semiconductor element operating in the normally-off mode and in a high-breakdown voltage and high-current state by forming a Schottky electrode in a source region of an FET, including an ohmic pattern electrode therein, and forming a gate electrode in a part of a source electrode region and a part of a nitride semiconductor region, and provide a manufacturing method for the same.例文帳に追加

ＦＥＴのソース領域にショットキー電極を形成し、内部にオミックパターン電極を備え、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成することによって、ノーマリ−オフ動作すると共に高耐圧及び高電流で動作可能な、半導体素子及び製造方法を提供する。 - 特許庁

The optical sensing element is formed in a region defined by the gate line, data line and read-out line, which contains a first electrode to which a bias voltage is applied that repeats a fixed level, a control electrode, and a second electrode that is electrically connected to the control electrode and outputs optical leakage current generated in response to extraneous light and the bias voltage.例文帳に追加

光感知素子は、ゲートライン、データライン及び読み出しラインによって定義される領域に形成され、一定レベルを反復するバイアス電圧が印加される第１電極と、制御電極と、制御電極に電気的に連結され、外部光とバイアス電圧に応答して生成される光漏洩電流を出力する第２電極を含む。 - 特許庁

When stress affected by the element separation region is considered, the distance between the element separation regions in the gate lengthwise direction may be selected for a circuit where fluctuation of logical threshold voltage is to be suppressed so that fluctuation of current between the drain and the source by stress is balanced between a p-channel MOS transistor and an n-channel MOS transistor.例文帳に追加

また、素子分離領域等から受けるストレスを考慮したとき、それによる論理閾値電圧の変動を抑制すべき回路には、そのようなストレスによるドレイン・ソース間電流の変動がｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタとの間でバランスするようにゲート長方向の素子分離領域間の距離を選べばよい。 - 特許庁

When introducing p-type impurities, a p-n junction diode is formed from this p+ impurity region 13 and n- impurity region 6, so that even if the p-n bonding diode is made conducting by reverse bias and even if a transistor is conducted by applying voltage to a gate electrode 5, no current will flow from a bit line 19 to the source line 17a.例文帳に追加

ｐ型の不純物が導入される場合、このｐ＋不純物領域１３とｎ−不純物領域６とによってｐｎ接合ダイオードが形成されるので、ゲート電極５に電圧を与えてトランジスタを導通させてもこのｐｎ接合ダイオードが逆バイアスされて導通せず、ビット線１９からソース線１７ａへ電流が流れない。 - 特許庁

Furthermore, this device has a forward bias voltage supply means (row bias circuit) 21, which supplies a forward bias voltage having a voltage value reducing an off-leak current from an unselected cell to the gate electrodes of the unselected memory transistors M12 and M22 among the memory transistors M11 to M22, in the direction of the forward bias to the channel formation region.例文帳に追加

読み出し時に、複数のメモリトランジスタＭ１１〜Ｍ２２のうち非選択のメモリトランジスタＭ１２，Ｍ２２のゲート電極に、チャネル形成領域に対し順バイアスとなる方向で、かつ、非選択セルからのオフリーク電流を低減する電圧値の順バイアス電圧を供給する順バイアス電圧供給手段（行バイアス回路）２１を有する。 - 特許庁

In this manufacturing method, electric field intensity at the tip of an emitter is enhanced by forming the emitter formed of a carbon film 2 into a needle-like projection structure having sharp tips and by forming a gate 3 in its extreme vicinity, and a threshold voltage is lowered and current density is heightened by uniformly forming the minute needle-like emitter all over the region of the emitter.例文帳に追加

炭素膜からなるエミッタを先端が先鋭な針状の突起構造とすること、ごく近傍にゲートを形成することによって、エミッタ先端への電界強度が高くなり、更にその微細な針状エミッタをエミッタ領域一面に均一に形成することにより、しきい値電圧を低くし、電流密度を高くすることができる。 - 特許庁

The gate voltage generation circuit 15 generates the voltage V1 by performing feedback control in such a manner that the difference between the bit line precharge voltage VHB and the voltage V1 coincides with the threshold voltage of a second PMOS transistor TP2 while the prescribed current flows to the second PMOS transistor TP2 having the same process and operation characteristics as those of the PMOS transistor TP1.例文帳に追加

ゲート電圧発生回路１５は、ＰＭＯＳトランジスタＴＰ１とプロセス及び動作特性が同一の第２のＰＭＯＳトランジスタに所定の電流を流した状態で、ビット線プリチャージ電圧ＶＨＢと電圧Ｖ１の差が第２のＰＭＯＳトランジスタのしきい値電圧に一致するようにフィードバック制御を行って電圧Ｖ１を発生する。 - 特許庁

When a threshold voltage of a memory cell is shifted by detrap of a trap charge trapped by a tunnel insulating film below a floating gate due to degradation of the tunnel insulating film, an amount of a reference current used during verifying or readout is adjusted so that its threshold voltage shift is compensated, and the verifying voltage level or the readout voltage level is adjusted equivalently.例文帳に追加

トンネル絶縁膜の劣化によりフローティングゲート下のトンネル絶縁膜にトラップされたトラップ電荷がデトラップして、メモリセルのしきい値電圧がシフトする際、そのしきい値電圧シフトを補償するように、ベリファイ時または読出時に用いられるリファレンス電流量を調整して、ベリファイ電圧レベルまたは読出電圧レベルを等価的に調整する。 - 特許庁

The semiconductor memory comprises a field effect transistor using the interface of a ferroelectric film 3 and a semiconductor film 4 as a channel and having a gate electrode 2 to which a voltage for controlling the polarization state of the ferroelectric film 3 is applied, and source and drain electrodes 5 and 6 provided at both ends of the channel and detecting a current flowing on the channel depending on the polarization state.例文帳に追加

強誘電体膜３と半導体膜４との界面をチャネルとする電界効果トランジスタで構成され、強誘電体膜３の分極状態を制御する電圧が印加されるゲート電極２と、チャネルの両端に設けられ、分極状態に応じてチャネルを流れる電流を検出するソース、ドレイン電極５、６とを備えている。 - 特許庁

To provide a high frequency power amplifier capable of ensuring high operational reliability by stably maintaining high performance operations by means of normal unit cells without causing a baked amplifier, a baked power supply path, and operating current variations even when a short-circuit takes place between a gate and a source or between a base and an emitter in one of the unit cells.例文帳に追加

単位セルの１つで、ゲート−ソース間あるいはベース−エミッタ間に短絡があった場合でも、増幅器の焼損、電源供給経路の焼損、動作電流変動が発生することなく、正常な単位セルにより、安定に高性能動作を維持しながら、動作的に高い信頼性を確保することができる高周波電力増幅器を提供する。 - 特許庁

Consequently, since a current in accordance with the voltage signal inputted to the gate is made to flow between the source and the drain of the transistor Tr1, the level of an AC signal to be outputted from a signal generating part 8 is regulated by the feedback signal and the filament voltage Ef outputted from the transformer 4 can be made constant at an arbitrary voltage level.例文帳に追加

これにより、トランジスタＴｒ１のソース−ドレイン間には、ゲートに入力された電圧信号に応じた電流が流れるので、信号発生部８から出力される交流信号のレベルがフィードバック信号により、調整され、トランス４から出力されるフィラメント電圧Ｅｆが任意の電圧レベルで一定とすることができる。 - 特許庁

A reference voltage generation circuit 10 for generating the reference voltage of an amplifier 22 for driving a speaker 33 is composed of an inclined waveform generation circuit 11 for generating an inclined waveform voltage when the power is turned on, a complementary MOSFET 17 with the inclined waveform voltage applied to a common gate terminal, a current mirror circuit 14, and a capacitor 21.例文帳に追加

スピーカ３３を駆動する増幅器２２の基準電圧を生成する基準電圧生成回路１０は、電源オン時に傾斜波形電圧を発生する傾斜波形電圧発生回路１１と、この傾斜波形電圧が共通のゲート端子に印加される相補型ＭＯＳＦＥＴ１７と、カレントミラー回路１４とコンデンサ２１とからなる。 - 特許庁

A failure monitoring device is provided with a monitoring memory 20 to store the gate pulse data in detecting an edge and its time data, other monitoring data including the current, the voltage and the failure detection signal of a power converter and their detection time data, an address counter to control the address to link each data with each time data in reproducing the monitor, and a microcomputer 21 to control these operations.例文帳に追加

エッジを検出時のゲートパルスデータとその時刻データ、及び電力変換器の電流，電圧，故障検知信号等のその他のモニタデータと、その検出時刻データとを格納するモニタメモリと、モニタ再生時に前記各データと各時刻データをリンクさせるアドレスを管理するアドレスカウンタと、これらの動作を制御するマイクロコンピュータを有する。 - 特許庁

In either one side of the source side or the drain side of the island-type semiconductor thin film SEMI-l; a branch closed circuit DET is provided by extending a gate electrode GT endlessly along the profile of the island-type semiconductor thin film SEMI-l, to eliminate the current component route at the end of the island-type semiconductor thin film SEMI-l which will become a sub channel.例文帳に追加

島状半導体薄膜ＳＥＭＩ−lのソース側かドレイン側のどちらか片側において、ゲート電極ＧＴを該島状半導体薄膜ＳＥＭＩ−lの輪郭に沿って切れ目なく延長させて分岐閉路ＤＥＴを設け、サブチャネルとなる島状半導体薄膜ＳＥＭＩ−lの端部の電流成分経路を無くす。 - 特許庁

When the first power supply voltage cannot drive level conversion circuits 611 and 612, the first voltage detection circuit 620 delivers a signal to this effect and the gate circuits 613 and 614 determine the output signal to such a logic as no current flow through the heater regardless of the signal level from the level conversion circuits 611 and 612.例文帳に追加

第１電源電圧がレベル変換回路６１１，６１２を駆動することができない電圧の時には、第１電圧検知回路６２０からその旨の信号が出力され、ゲート回路６１３，６１４は、レベル変換回路６１１，６１２からの信号値に関わらずヒータに電流が流れないような論理に出力信号を確定する。 - 特許庁

To provide a light emitting device capable of being manufactured through a more simple manufacturing process reduced in the number of steps and reducing the variation of luminance of a light emitting element caused by the variation of a gate voltage Vgs of a TFT controlling a current supplied to the light emitting element while reducing the area of a capacitive element .例文帳に追加

工程数を抑えたより簡単な作製工程を用いて形成することができ、なおかつ、容量素子の面積を抑えつつ、発光素子に供給する電流を制御するＴＦＴのゲート電圧Ｖｇｓの変動によって引き起こされる発光素子の輝度のばらつきを抑えることができる発光装置の提案を課題とする。 - 特許庁

To solve the problem that, when a minimal-width pulse signal is output from the generation means of a PWM signal in a conventional switching power supply circuit, the on/off-speed of an output transistor cannot follow the pulse signal, thus causing a gate drive loss that does not contribute to the control of an output voltage, and the wasteful consumption of a drive current.例文帳に追加

従来のスイッチング電源回路においては、ＰＷＭ信号の発生手段から微小幅パルス信号が出力された場合、出力トランジスタのオン・オフ速度が、このパルス信号に追従できないため、出力電圧の制御には寄与しないゲート駆動損失が発生して、無駄な駆動電流を消費することとなってしまう。 - 特許庁

A reverse current reduction technique is realized, by mounting a circuit to take in a PWM signal, an output signal of the switching regulator and a supply voltage the and an OR gate for outputting a logic signal for controlling the turning ON/OFF of a PMOS buffer positioning at the output.例文帳に追加

逆電流低減技法が、ＰＷＭ信号と、スイッチングレギュレータの出力信号と、供給電圧とを取り入れて、逆電流の流れの開始を知らせるためのロジック信号を出力する回路、および出力に位置するＰＭＯＳバッファのオン／オフを制御するためのロジック信号を出力するＯＲゲートを実装することによって実現される。 - 特許庁

The current detecting circuit is formed of a p-type output MOS transistor M1 as an element to be protected, a clamping circuit 1 for clamping a gate-source voltage of the output MOS transistor M1, a detecting circuit 2 for detecting operation of the clamping circuit 1, and a comparator circuit 3 for comparing the reference potential Vref and potential of output signal Out.例文帳に追加

本発明の電流検知回路は、被保護素子であるｐ型の出力ＭＯＳトランジスタＭ１と、出力ＭＯＳトランジスタＭ１のゲート・ソース間電圧をクランプするクランプ回路１と、クランプ回路１が動作したことを検出する検出回路２と、基準電位Ｖｒｅｆと出力信号Ｏｕｔの電位を比較するコンパレータ回路３で構成されている。 - 特許庁

Therefore, the respective surface areas of each of the drain regions (1d) of the TFT (30) without shielded by a gate electrode (3a2) can be reduced to decrease an amount of light received by the drain regions (1d) out of the light three dimensionally irradiated from the above side of the TFT (30), thereby decreasing the light leak current.例文帳に追加

よって、ＴＦＴ（３０）によれば、ゲート電極（３ａ２）で遮光されないドレイン領域（１ｄ）の夫々の表面積を低減することができ、ＴＦＴ（３０）の上側から３次元的に照射される光のうちドレイン領域（１ｄ）が受ける光量を低減することが可能であり、光リーク電流を低減することができる。 - 特許庁

When no input is applied to an input circuit 15, not only a gate drive circuit 23 to apply ON / OFF switching to the drive switching element 12 is deactivated to bring the drive switching element 12 into an OFF state but also the input circuit 15 brings each of the current interruption switching elements 33, 34 into an OFF state to interrupt the dark currents.例文帳に追加

入力回路１５に対する入力がオフ状態のときには、駆動スイッチング素子１２をオンオフ切り換えするためのゲート駆動回路２３がオフ状態となって駆動スイッチング素子１２がオフ状態になるだけでなく、入力回路１５から各電流遮断用スイッチング素子３３，３４をオフ状態にして暗電流を遮断する。 - 特許庁

The control means 1 is provided between the interlocking switch 3 and the electric motor 2, and formed of a TRIAC 11, through which the current is flowed under the predetermined condition, a trigger means 12 for applying the predetermined pulse voltage to a gate of the TRIAC 11, and a PTC element 13 connected in series to the electric motor 2 and the TRIAC 11.例文帳に追加

制御手段１は、連動スイッチ３と電動モータ２との間に設けられるものであって、所定の条件下において電流の流れるトライアック１１と、トライアック１１のゲートのところに所定のパルス電圧を加電するトリガー手段１２と、電動モータ２及びトライアック１１に対して直列に接続されるＰＴＣ素子１３と、からなる。 - 特許庁

To provide a method for manufacturing a semiconductor device having a TAT(Trench Access Transistor) DRAM cell in which an impurity ion is implanted to a diffusion layer to prevent the impurity ion from penetrating a gate electrode and entering a channel region of a transistor, and to prevent, a concentration of impurity from increasing and a leakage current increasing when implanting the impurity ion into the diffusion layer of a transistor of TAT DRAM cell.例文帳に追加

ＴＡＴ・ＤＲＡＭセルのトランジスタの拡散層に不純物イオンを注入する際、不純物イオンがゲート電極を貫通して、トランジスタのチャネル領域にも進入し、不純物濃度が上昇してリーク電流が増加することがないように、拡散層に不純物イオンを注入するようにした、ＴＡＴ・ＤＲＡＭセルを有する半導体装置の作製方法を提供する。 - 特許庁

A transistor DN10 has a current passage connected to at least one between a terminal to which the external power supply voltage VEXT is supplied and the output end of the voltage generation circuit 13 and between the terminal to which the external power supply voltage VEXT is supplied and the output end of the reference voltage generation circuit 11, and a negative threshold voltage in which a certain voltage is supplied to a gate.例文帳に追加

トランジスタＤＮ１０は、外部電源電圧ＶＥＸＴが供給される端子と電圧生成回路１３の出力端との間、及び外部電源電圧ＶＥＸＴが供給される端子と基準電圧発生回路１１の出力端との間の少なくとも一方に電流通路が接続され、ゲートに一定の電圧が供給された負の閾値電圧を有する。 - 特許庁

To reliably suppress light leakage current without reducing a pixel aperture ratio necessary for projecting transmitted light on a screen, in a liquid crystal display device 42 provided with an active layer 35 in the position corresponding to a part where a metal wiring layer 33 including a source wiring layer 33a for inputting a data signal to the active layer 35 and a gate wiring layer 32 are crossing each other.例文帳に追加

活性層３５にデータ信号を入力するためのソース配線層３３ａを含むメタル配線層３３と、ゲート配線層３２とが交差する部位に対応する位置に活性層３５を備えた液晶表示装置４２において、透過した光をスクリーン上などに投影するために必要な画素開口率を低下させることなく、光リーク電流を確実に抑制する。 - 特許庁

An on-vehicle device 1 performs communication with the road communication facilities prepared at the entrance and exit gates of an accounting area to carry out the process necessary for accounting operations, receives the map data on the accounting area from the road communication facilities of the entrance gate of the accounting area and also performs the running guidance of vehicles in accordance with the map data and the current position signals received from a GPS receiving circuit 22.例文帳に追加

車載装置１は、課金エリアにおける入口ゲート、出口ゲートの路上通信設備と通信を行って、課金を行うに必要な処理を行うとともに、課金エリアにおける入口ゲートの路上通信設備から課金エリアの地図データを受信し、その地図データとＧＰＳ受信回路２２からの現在位置信号に基づいて走行案内を行うように構成されている。 - 特許庁

Although a limiting resistor for preventing inrush current to the capacitor C which is in discharge state at the time of start is not provided in a load driver 100, the controller 20 controls the gate voltage of a power MOSFET 40 in the system main relay SMR3 in a saturation region within such a range as the power MOSFET 40 does not exceed the maximum rated power.例文帳に追加

ここで、この負荷駆動装置１００においては、起動時に放電状態にあるコンデンサＣへの突入電流を防止するための制限抵抗が設けられていないところ、制御装置２０は、システムメインリレーＳＭＲ３のパワーＭＯＳＦＥＴ４０が最大定格電力を超えない範囲であって、かつ、飽和領域で動作するようにパワーＭＯＳＦＥＴ４０のゲート電圧を制御する。 - 特許庁

Further, concerning the EMI analytic method of this invention, the unwanted radiation of the LSI on simulation is evaluated in real time by reflecting the power supply current calculation of gate level with the influence of decoupling caused by the resistance, capacitance and inductance of a power source and a ground and further, efficient EMI measures are enabled by supporting the specification of an EMI generating point.例文帳に追加

また、本発明のＥＭＩ解析手法は、電源及びグランドの抵抗、容量、インダクタンスによるデカップリングの影響をゲートレベルの電源電流計算に反映することで、シミュレーション上においてＬＳＩの不要輻射を現実的な時間で評価するとともに、さらには、ＥＭＩ発生個所の特定を支援することによる効率的なＥＭＩ対策を可能にするものである。 - 特許庁