「gate-current」に関連した英語例文の一覧と使い方(40ページ目) - Weblio英語例文検索

A bipolar transistor Q11 and a bipolar transistor Q12 form a current mirror circuit 11, a MOS transistor M11 is connected to the emitter terminal of the bipolar transistor Q11, and a MOS transistor 12 supplies a gate bias voltage to the MOS transistor 11.例文帳に追加

バイポーラトランジスタＱ１１およびバイポーラトランジスタＱ１２が、カレントミラー回路１１を形成し、ＭＯＳトランジスタＭ１１が、バイポーラトランジスタＱ１１のエミッタ端子に接続され、ＭＯＳトランジスタ１２が、ＭＯＳトランジスタ１１へゲートバイアス電圧を供給する。 - 特許庁

To provide a method for manufacturing an organic thin film transistor for flat panel display through a low cost and convenient process in which the gate voltage can be reduced and the on/off ratio of switching can be enhanced by reducing the leakage current.例文帳に追加

ゲート電圧の低減が行え、リーク電流を低減しスイッチングのＯＮ／ＯＦＦ比を向上させることができると同時に、低コストで簡便なプロセスによりフラットパネルディスプレイ用有機薄膜トランジスタが得られる製造方法を提供することにある。 - 特許庁

When driving the semiconductor device to apply a voltage of second polarity to a trench gate electrode of the semiconductor device including a diode element region for carrying a reflux current in turning off an IGBT, the carrier attenuation region is depleted, and its function is suppressed.例文帳に追加

ＩＧＢＴターンオフ時に、還流電流が流れるダイオード素子領域が含まれる半導体装置のトレンチゲート電極に、第２極性の電圧が印加するように駆動すると、キャリア減衰領域が空乏化され、その機能が抑制される。 - 特許庁

Gate voltages of the group increased in temperature are lowered by using temperature dependency of forward voltage drop of the first, second zener diodes 8a, 8b to reduce the current and lower the temperature, whereby the temperature distribution in a surface of a chip 40 is uniformized.例文帳に追加

そして第１、第２ツェナーダイオード８ａ、８ｂの順電圧降下の温度依存性を利用して、温度上昇したグループのゲート電圧を低下させて、電流を絞り、温度を下げることによりチップ４０面内の温度分布の均一化を図る。 - 特許庁

To provide a high frequency switch device and communication apparatus in which a gate leak current of a field effect transistor is suppressed small and further, characteristics of the field effect transistor integrated into an MMIC as an element unit can be inspected from the outside.例文帳に追加

電界効果型トランジスタのゲートリーク電流を小さく抑え、しかもＭＭＩＣに組み込まれた電界効果型トランジスタの素子単体としての特性を外部から検査することができる高周波スイッチ装置及び通信機を提供する。 - 特許庁

To provide a power amplifier device which combines the advantage of a gate voltage fixed bias control method which excels in distortion characteristics and the advantage of an auto bias control method which can make the set current value of operations uniform, irrespective of individual specificity or temperature change.例文帳に追加

ゲート電圧固定バイアス制御方式の歪み特性に優れている利点と、オートバイアス制御方式の個体差や温度変化によらずオペレーションのセット電流値を一定にすることが出来る利点を兼ね備えたパワーアンプ装置を提供する。 - 特許庁

The amount of current flowing from one diffusion layer region to the other diffusion layer region at voltage application to the gate electrode 13 varies, according to the amount of charges held on the nanodot 15 of each charge-holding portion 61, 62.例文帳に追加

各電荷保持部６１、６２のナノドット１５に保持された電荷の多寡に応じて、ゲート電極１３に電圧を印加した際の一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるようになっている。 - 特許庁

If output voltage Vout is suddenly decreased by a certain cause, an NMOS transistor M14 turns on instantly, the gate voltage of an output voltage control transistor M1 is decreased, and the drain current of the output voltage control transistor M1 is increased.例文帳に追加

出力電圧Ｖｏｕｔが何らかの原因で急に低下すると、直ちにＮＭＯＳトランジスタＭ１４がオンして、出力電圧制御トランジスタＭ１のゲート電圧を低下させ、出力電圧制御トランジスタＭ１のドレイン電流を増加させる。 - 特許庁

Since the read data buses RDB and /RDB can be disconnected from the path of the data read current by using the read gate RG, a voltage change in the bit lines BL and /BL is caused quickly to attain a high data read speed.例文帳に追加

リードゲートＲＧを用いることによって、読出データバスＲＤＢおよび／ＲＤＢをデータ読出電流の経路と切離すことができるので、ビット線ＢＬおよび／ＢＬにおける電圧変化を速やかに生じさせて、データ読出を高速化できる。 - 特許庁

In this semiconductor integrated circuit device including a capacitive element formed with an MISFET, a capacitive element C_1 in an analog PLL circuit wherein the leakage current becomes a problem is formed with a p-channel type MISFET using a thick gate oxide film (9B).例文帳に追加

ＭＩＳＦＥＴで構成された容量素子を有する半導体集積回路装置において、リーク電流が問題となるアナログＰＬＬ回路内の容量素子Ｃ_１は、厚いゲート酸化膜（９Ｂ）を使ったｐチャネル型ＭＩＳＦＥＴで構成する。 - 特許庁

An oblique trench 10 is formed in a drain region 7 using a silicon oxide film 6 on a gate electrode 5 as a mask, and the width of the drain region 7 is set to a minimum width with which the contact region can be formed, thereby reducing the drain junction capacity and leakage current.例文帳に追加

ゲート電極５上のシリコン酸化膜６をマスクにドレイン領域７に斜めトレンチ１０を形成して、ドレイン領域７の幅をコンタクト領域を形成できる最小幅にすることで、ドレイン接合容量とリーク電流を減少させる。 - 特許庁

To provide a trench gate type FIN-FET, in which the advantage of an FIN type transistor is sufficiently demonstrated even in micronization, a sufficient contact area is assured in an active region, and dropping of on-current being suppressed.例文帳に追加

トレンチゲート型ＦＩＮ−ＦＥＴにおいて、微細化に対してもＦＩＮ型トランジスタの利点を十分に発揮し、また、活性領域において十分なコンタクト面積を確保し、オン電流の低下を抑制したトレンチゲート型ＦＩＮ−ＦＥＴを提供する。 - 特許庁

When the sluice gate is stopped at either position of total opening or total closing by the current detection type motor-stop control, the motor is not driven even when open-close commands in the same direction as the position of the stop are transmitted from the operating section 23.例文帳に追加

また、この電流検出式の電動機停止制御により水門が全開，全閉のいずれの位置に停止しているときに、その停止位置と同一方向の開閉指令が操作部２３から送信されても電動機を駆動させないようにした。 - 特許庁

A phase difference signal to be outputted from an exclusive logical type phase comparator 3' is inputted into a loop filter 12 via a main buffer circuit 4, a sub-buffer circuit 7 and a sub-buffer circuit 21 which restricts an output current by the gate size of a MOS transistor.例文帳に追加

排他論理型の位相比較器３’から出力される位相差信号を、メインバッファ回路４とサブバッファ回路７と、出力電流をＭＯＳトランジスタのゲートサイズにより制限したサブバッファ回路２１を介してループフィルタ１２へ入力する。 - 特許庁

Thus, even if the punch-through stopper layer 7 having a function to prevent a short channel effect is provided while a control gate of a non-selected memory cell is applied with a negative voltage to suppress a leak current at writing, the drain-disturb phenomenon is prevented.例文帳に追加

これにより、短チャネル効果を防ぐ機能を有するパンチスルーストッパ層７を設け、さらに書き込み時のリーク電流を抑えるために非選択メモリセルの制御ゲートに負電圧を印加しても、ドレインディスターブ現象を防止することが可能となる。 - 特許庁

A detection capacitor 11 is charged with a source voltage Vcc; when the source voltage Vcc drops during power-OFF, the drop is detected by a start capacitor 14 and the detection capacitor 11 is discharged to supply the discharging current to a gate voltage generating circuit 21.例文帳に追加

電源電圧Ｖccで検出コンデンサ１１を充電しておき、パワーオフ時に電源電圧Ｖccが低下すると、その低下を始動トランジスタ１４で検出し、検出コンデンサ１１を放電させ、放電電流をゲート電圧生成回路２１に供給する。 - 特許庁

To reduce a contact resistance to the pad surface of a semiconductor chip for stabilized driving and eliminate the concentration of current due to difference of switching time of the semiconductor chip by making a gate signal supply line to be low in inductance.例文帳に追加

本発明は、半導体チップのパッド面に対する接触抵抗を低くして駆動を安定させ、ゲート信号供給ラインを低インダクタンス化して各半導体チップのスイッチング時間差で起きる電流集中をなくすことを目的とする。 - 特許庁

A current carried to a source electrode s of a TFT 11, when an electrode gate electrode g is changed from on-voltage to off-voltage relative to the source electrode s is converted to a voltage signal Vmon by an operational amplifier 16 and a resistance element 17.例文帳に追加

ＴＦＴ１１のソース電極ｓに対し、電極ゲート電極ｇをオン電圧からオフ電圧に変化させたときに、ＴＦＴのソース電極に流れる電極を、オペアンプ１６および抵抗素子１７によって電圧の信号Ｖmonに変換する。 - 特許庁

An amplifier characteristic control section 50 controls input/output characteristics of the amplifier 12 by controlling a gate bias voltage supplied to the amplifier 12 so that characteristic differences between current predistortion characteristics and predistortion characteristics in an initial state decrease.例文帳に追加

増幅器特性制御部５０は、現在の前置歪特性と初期状態の前置歪特性との特性差が減少するよう増幅器１２へ供給するゲートバイアス電圧を制御することで増幅器１２の入出力特性を制御する。 - 特許庁

An overcurrent protection circuit comprises: a sense resistor that is provided at a drain of an output transistor and senses an output current; an offset comparator for comparing the voltages at both ends of the sense resistor; and a first transistor of which gate is connected to the offset comparator.例文帳に追加

過電流保護回路を、出力トランジスタのドレインに設けられた出力電流をセンスするセンス抵抗と、センス抵抗の両端の電圧を比較するオフセットコンパレータと、オフセットコンパレータの出力にゲートが接続される第一のトランジスタで構成する。 - 特許庁

The semiconductor element is provided in which drain current indicates steep fluctuation (an S value is less than 60 mV/order) with respect to gate potential fluctuation though in low voltage by combining a MOSFET with a tunnel bipolar transistor having tunnel junctions.例文帳に追加

ＭＯＳＦＥＴと、トンネル接合を有するトンネルバイポーラトランジスタを組み合わせることにより、低電圧であっても、ゲート電位変化に対してドレイン電流が急峻な変化（Ｓ値が６０ｍＶ／桁よりも小さい）を示す半導体素子を構成する。 - 特許庁

The data holding part controls the conduction state without leaking charge of the data holding part by being connected with a gate of a field effect transistor in a current amplification circuit having Darlington connected field effect transistor and bipolar transistor.例文帳に追加

そしてデータ保持部は、ダーリントン接続された電界効果トランジスタ及びバイポーラトランジスタを有する電流増幅回路における、電界効果トランジスタのゲートに接続することでデータ保持部の電荷をリークすることなく、導通状態を制御する。 - 特許庁

The power factor comprises a protection holding circuit for turning off the semiconductor element and maintaining the state that the semiconductor element is turned off until the power source of the gate driver of the element is turned off when an excess current is detected due too the short circuit or the fault of the element.例文帳に追加

半導体素子の短絡や故障による過大な電流を検出した時、半導体素子をオフ状態にするとともに、その状態を半導体素子のゲート駆動回路の電源がオフされるまで維持する保護保持回路を備える。 - 特許庁

An amplifier device (FET) is employed for a peak amplifier 2 of the Doherty amplifier, the amplifier device having a nearly equal saturation drain current to that of a carrier amplifier 1, the same gate width (equivalent to nearly equal saturation power) as that of the carrier amplifier 1, and about a half the pinch-off voltage of that of the carrier amplifier 1.例文帳に追加

ドハーティ増幅器において、ピーク増幅器２にキャリア増幅器１と飽和ドレイン電流がほぼ等しく、ゲート幅が同一（飽和電力がほぼ等しいことと同じ）でピンチオフ電圧がおよそ半分の増幅デバイス（ＦＥＴ）を使用する。 - 特許庁

When an FET 13 is put in an ON state, constant currents I2 are supplied from a constant current source 2 to a resistance element 5 according to an input signal VIN, and currents running through the gate of an FET 13 are determined by an output side mirror pair 19.例文帳に追加

ＦＥＴ１３をＯＮ状態とする場合、入力信号ＶＩＮに応じて抵抗素子５に定電流源２による定電流Ｉ２を供給し、出力側ミラー対１９によりＦＥＴ１３のゲートを介して流れる電流を決定する。 - 特許庁

To enable control of a threshold voltage within the predetermined range, by lowering the same threshold voltage and also restrain increase in gate leak current in a semiconductor device, provided with an n-type MOSFET and a p-type MOSFET including a high dielectric constant.例文帳に追加

高誘電率膜を含むＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを備えた半導体装置において、閾値電圧を低下させることにより所望の範囲で閾値電圧を制御可能とするとともに、ゲートリーク電流の増大を抑制する。 - 特許庁

In the commercial power supply 2, a drain terminal of MOSFET 202 is connected to a rectifier 106, a source terminal is connected to a diode 110 via a current detection resistor 204, and the gate terminal is connected to an applied voltage control section 20.例文帳に追加

商用電源装置２において、ＭＯＳＦＥＴ２０２のドレイン端子は、整流器１０６に接続され、ソース端子は電流検出抵抗２０４を介してダイオード１１０に接続され、ゲート端子は印加電圧制御部２０に接続される。 - 特許庁

To provide an apparatus and a method, in which gray levels are realized in such a manner that a pixel is supplied with a constant current instead of a voltage and charging duration required for inputting data until a gate is turned on/off is time-divided by the number of gray levels to be realized.例文帳に追加

ピクセルに電圧でない定電流を供給し、ゲートがオン／オフされるまでデータを入力するための充電期間を階調表現数で時分割して階調を表現する階調具現装置及び方法を提供すること。 - 特許庁

Thus, even when the voltage of the dot side of the secondary winding S ascends caused by a parasitic resistance Rs at the time of the transistor T1 turned on, the base current is not decreased because a voltage Vgs between the gate of the N-channel MOS transistor M22 and the source is not lowered.例文帳に追加

これにより、トランジスタＴ１のオン時に寄生抵抗Ｒｓに起因して二次巻き線Ｓのドット側の電位が上昇しても、Ｎ型ＭＯＳトランジスタＭ２２のゲート・ソース間電圧Ｖｇｓが低下しないのでベース電流が減少しない。 - 特許庁

When the current due to the discharge of the excitation energy becomes zero and then s made to flow in the reverse direction, the voltage produced in the saturable core 1 prevents the voltage of the third coil 6c from being applied to the gate of the MOSFET2, and causes this to be turned off.例文帳に追加

励磁エネルギの放出による電流がゼロになって、更に逆流しようとしたときに、可飽和コア１に生じる電圧で第３の巻線６ｃの電圧がＭＯＳＦＥＴ２のゲートに加わるのをはばみ、これをターン・オフさせる。 - 特許庁

The power MOS transistor 1 and a load 2 are serially connected to a power source Vcc, and voltage is applied to a gate terminal of the power MOS transistor 1 to cause current of a pulse shape in which a rise and a fall become in a slope shape to flow to the load 2.例文帳に追加

電源Ｖccに対しパワーＭＯＳトランジスタ１と負荷２が直列に接続され、パワーＭＯＳトランジスタ１のゲート端子に電圧を印加して負荷２に対し、立上り及び立下りが斜状となるパルス形状の電流を流す。 - 特許庁

A load circuit RL and a MOS FET Q2 are connected in series between the positive and negative terminals of E from a positive side, and output OP of SG is connected to the gate of Q2 for turning on and off Q2, thus obtaining the standby electric power circuit having an idling current of zero.例文帳に追加

一方、Ｅの正負端子間に正側より負荷回路ＲＬとＭＯＳＦＥＴＱ２を直列接続し、ＳＧの出力ＯＰとＱ２のゲートを接続してＱ２をオン／オフさせれば、アイドリング電流ゼロの待機電力回路になる。 - 特許庁

When a defect is incurred on the TFT 1, the picture element defect is corrected by irradiating an intersectional part of a current-carrying part 6 for correction and a picture element electrode 4 with laser light for destroying a lying gate insulating film and short-circuiting the picture element electrode 4 and the reference potential line 3.例文帳に追加

ＴＦＴ１の不良時、レーザ光を修正用導電部６の画素電極４と交差する部位に照射することで、介在するゲート絶縁膜を破壊し、画素電極４と基準電位線３とを短絡させ、画素欠陥を修正する。 - 特許庁

The surface of an epitaxial layer 60, on which induction charging is likely to occur, is coated with a comparatively thick insulation film 65, and the extension part 67a of a gate 67 is provided on the insulation film 65, so that a potential gradient on the surface is relieved to stop a leakage current from occurring.例文帳に追加

電荷誘導が発生しやすいエピタキシャル層６０の表面を比較的厚い絶縁膜６５で覆い、かつその上にゲート６７の延在部６７ａを設けることにより表面の電位傾度を軽減して漏れ電流の発生を防止する。 - 特許庁

To provide an MOS transistor and a forming method therefor, with which a semiconductor wafer can be prevented from damages, when forming a gate spacer, the increase in bond leakage current can be reduced, further, shallow bonding can be formed, and the performance of the transistor can be improved.例文帳に追加

ゲートスペーサ形成時の半導体基板の損傷を防止でき、接合リーク電流の増加を減らすことができ、しかも浅い接合を形成できてトランジスタの性能を向上させうるＭＯＳトランジスタおよびその形成方法を提供する。 - 特許庁

The oscillating sensor 1 is configured so as to be equipped with a voltage control unit 20 that keeps the DC component ig of the gate current which flows through a feedback path 8, at a prescribed value by changing a voltage applied between the source terminal S and the drain terminal D.例文帳に追加

発振型近接センサ１を、ソース端子Ｓとドレイン端子Ｄとの間に印加する電圧を変えることによって、帰還路８を流れるゲート電流の直流成分ｉｇを所定値に維持する電圧制御部２０を備えて構成する。 - 特許庁

The gate drive circuits 11, 12 are connected between the gates of the power MOSFETs 6, 7 and a grounding terminal, and include a plurality of diodes D1 to D4 connected in series which allow a current to flow from the gates to the grounding terminal.例文帳に追加

ゲートドライブ回路（１１、１２）は、パワーＭＯＳＦＥＴ（６、７）ゲートと接地端子の間に接続され、且つ、前記ゲートから前記接地端子に電流が流れるのを許容する、直列接続された複数のダイオード（Ｄ１〜Ｄ４）を備えている。 - 特許庁

In the memory 32, the quantity of current flowing from one source/drain diffusion region 13 to the other source/drain diffusion region 13 upon application of a voltage to the gate electrode 3 can be varied depending on the quantity of charges held in the memory function body 25.例文帳に追加

半導体記憶素子３２では、メモリ機能体２５に保持された電荷の多寡により、ゲート電極３に電圧を印加した際の一方のソース／ドレイン領域１３から他方のソース／ドレイン領域１３に流れる電流量を変化させ得る。 - 特許庁

Power MOS-FETs (Q1, Q2) having a parasitic diode are connected in reverse series and by driving switch-on by a gate voltage higher than a signal voltage used and by driving switch-off by a voltage lower than that, switching of induction load current with stable switch-on resistance is carried out.例文帳に追加

寄生ダイオ−ドをもつパワーMOS-FET（Q1，Q2）を逆直列接続するとともに，扱う信号電圧より高いゲート電圧でオン駆動し低い電圧でオフ駆動することにより，オン抵抗の安定な誘導負荷電流の切り替えを行う。 - 特許庁

Thus, the part from the p+ layer 350 of the PD 119 to the p-type channel layer right below the transfer gate is directly connected, the n-type layer 360 of the PD 119 is surrounded by a p-type region and the dark current is suppressed to be extremely small.例文帳に追加

これにより、ＰＤ１１９のｐ＋層３５０から転送ゲート部の直下のｐ型チャネル層にわたる部分が直接接続され、ＰＤ１１９のｎ型層３６０をｐ型の領域で包囲でき、暗電流を極小に抑制できる。 - 特許庁

When stress affected by the element separation region is considered, a distance between the element separation regions in the gate lengthwise direction may be selected for a circuit where drop of current driving performance is to be suppressed so that drop of currentis is suppressed between a drain and a source.例文帳に追加

素子分離領域等から受けるストレスを考慮したとき、それによる電流駆動能力の低下を抑制すべき回路にはドレイン・ソース間電流の低下が抑制されるようにゲート長方向の素子分離領域間の距離を選べばよい。 - 特許庁

An inverter 1 is controlled with a controller which includes a PI control unit 4, and a voltage calculating unit 7 obtains, for driving a load 2, an output voltage Vi having the polarities of the inverter, based on the power supply voltage of inverter, a gate signal and a load current.例文帳に追加

ＰＩ制御部４をもつ制御装置でインバータ１を制御し、負荷２を駆動するのに、電圧計算部７はインバータの電源電圧とゲート信号及び負荷電流を基にして該インバータの出力電圧Ｖ_iを極性を有して求める。 - 特許庁

The source current auxiliary circuit 32 is provided with a capacitor C1 that is connected so as to be charged via a transistor(TR) SW1 and a resistor R1 and with a transfer gate T1 that is connected between a the high level point of the capacitor C1 and an output terminal.例文帳に追加

ソース電流補助回路３２は、トランジスタＳＷ１及び抵抗Ｒ１を介し充電可能に接続されたキャパシタＣ１と、キャパシタの高電位側一端と出力端との間に接続された転送ゲートＴ１とを備えている。 - 特許庁

Moreover, the contact area with a gate pad electrode can be gained by further increasing the depth of the N+ type region at the central part of the Zener diode, stable ohmic performance can be obtained, and a protection device of MOSFET capable of reducing the leakage current can be realized.例文帳に追加

さらにツェナーダイオードの中心部のＮ^+型領域を掘り下げることにより、ゲートパッド電極との接触面積を稼いで、安定したオーミック性が得られ、且つリーク電流を低減できるＭＯＳＦＥＴの保護装置を実現できる。 - 特許庁

To suppress a rapid rate of current rise (dI/dt) in a semiconductor device forming a multi-level inverse transform circuit, a sudden rate of change of voltage (dV/dt), and disturbance to a gate circuit, and improve downsizing, economy, and reliability.例文帳に追加

多レベル逆変換回路を構成する半導体素子の急峻な電流の立ち上がり（ｄＩ／ｄｔ）、電圧急変（ｄＶ／ｄｔ）、またゲート回路への外乱を抑制すると共に、小型化、経済性、および信頼性の向上を図ること。 - 特許庁