「gate-current」に関連した英語例文の一覧と使い方(36ページ目) - Weblio英語例文検索

In the state of holding a data line at a reference voltage, a switching TFT 20 turns on to turn a reset TFT 30 on and a current control TFT 26 off, thereby setting the threshold level voltage at the gate of the drive TFT 24.例文帳に追加

データラインを基準電圧に保持した状態で、スイッチングＴＦＴ２０がオンし、リセットＴＦＴ３０をオン、電流制御ＴＦＴ２６をオフすることで、駆動ＴＦＴ２４のゲートにしきい値電圧をセットする。 - 特許庁

To make a high speed operation possible with small power consumption by reducing the junction capacitance of a diffusion layer region and a shallow well region, related to a DTMOS wherein lengthening of a gate depletion layer is suppressed and driving current is increased.例文帳に追加

ゲート空乏層の伸びを抑制して駆動電流を大きくしたＤＴＭＯＳにおいて、拡散層領域と浅いウエル領域の接合容量を低減し、より低消費電力で、高速動作を可能にする。 - 特許庁

To enable operation of an FET in any one of class A, class AB and class B, and prevent thermal breakdown of the FET by preventing bias point fluctuation due to gate current fluctuation which is caused by an input signal level or temperature change.例文帳に追加

入力信号レベルや温度変化で生ずるゲート電流変動によるバイアス点変動を防ぎ、Ａ級，ＡＢ級及びＢ級のいずれでもＦＥＴを動作可能とし、更にＦＥＴの熱破壊をも防ぐ。 - 特許庁

When a positive inverter current (charge direction is set positive) is detected at gate interruption of each inverter (YES at S30) in a state ready for charging (YES at S10), abnormality with a boosting converter is decided (S40).例文帳に追加

充電準備が完了した状態で（Ｓ１０にてＹＥＳ）、各インバータのゲート遮断時に正のインバータ電流（充電方向を正）が検知されると（Ｓ３０にてＹＥＳ）、昇圧コンバータの異常と判断される（Ｓ４０）。 - 特許庁

In a power supply control circuit 100, a gate bias supply circuit 40 supplies a bias voltage to each FET so that the power source current which is outputted from FETs 11, 12 to 1n for convergence comes to be a desired value.例文帳に追加

本発明の電源供給制御回路100において、ゲートバイアス供給回路40は、ＦＥＴ11,12,〜,1nから出力され、合流した電源電流が所望の値になるように各ＦＥＴにバイアス電圧を供給する。 - 特許庁

In the voltage current converter circuit 1, a constant voltage power source 9 is connected to the input on a positive side of a differential amplifier 6, while the gate electrode of an n-type MOS transistor 7 is connected to the output of the differential amplifier 6.例文帳に追加

電圧電流変換回路１では、差動増幅器６のプラス側の入力に定電圧電源９が接続され、差動増幅器６の出力にｎ型ＭＯＳトランジスタ７のゲート電極が接続されている。 - 特許庁

To provide an insulated gate type semiconductor element which has a large load short circuiting resistance and in which current is concentrated at a part of a portion to be conducted to hardly generate a flowing state, and to provide a method for manufacturing the same.例文帳に追加

負荷短絡耐量が大きく、また導通すべき部分の一部に電流が集中して流れる状態が生じにくい絶縁ゲート型半導体素子やその製造方法を提供することである。 - 特許庁

A gate is connected to the terminal A, a drain is connected to the ground, one end of a constant current source is connected to a source and a p channel MOSFET 14 (metal oxide semiconductor film electric field-effect transistor) constituting a source follower is connected to the source.例文帳に追加

端子Ａには、ゲートに接続され、ドレインが接地され、ソースに定電流源の一端が接続されて、ソースフォロアを構成するｐチャネルＭＯＳＦＥＴ１４（金属酸化膜電界効果トランジスタ）が接続される。 - 特許庁

To provide a display device capable of suppressing capacity increase while suppressing generation of a light leakage current when a plurality of TFTs having gate electrode films on a light source side are provided in series.例文帳に追加

光源側にゲート電極膜を有するＴＦＴを複数個直列に設ける場合、光リーク電流の発生を抑えつつ、容量増加をも抑制することができる表示装置を提供することにある。 - 特許庁

The discharge current Id flowing to the parasitic resistor Rex1 rises the potential of a point B of the Nch transistor and the maximum value of a voltage V_stress between the gate insulating films decreases compared to the voltage V_ESD.例文帳に追加

寄生抵抗Ｒｅｘ１に放電電流Ｉｄが流れることで、ＮｃｈトランジスタのＢ点の電位が上昇し、ゲート絶縁膜間電圧Ｖ_ｓｔｒｅｓｓの最大値が電圧Ｖ_ＥＳＤに比べて減少する。 - 特許庁

To reduce a drop of voltage at the time when voltage generated in a photovoltaic diode array is applied between a gate and a source of a MOSFET, and to reduce a leak current among output terminals at the time of turning off of the MOSFET.例文帳に追加

光起電ダイオードアレーに発生した電圧がＭＯＳＦＥＴのゲート・ソース間に印加されるときの電圧降下を少なくし、また、ＭＯＳＦＥＴのオフ時の出力端子間のリーク電流を減少させる。 - 特許庁

This regulator circuit 30 is provided with an output transistor 32 feeding an output current IOUT to a load and a base board potential control circuit 36 impressing a base board potential VB to a back gate of the output transistor 32.例文帳に追加

レギュレータ回路３０は、負荷に出力電流ＩＯＵＴを供給する出力トランジスタ３２と、その出力トランジスタ３２のバックゲートに基板電位ＶＢを印加する基板電位制御回路３６とを備える。 - 特許庁

An NPN transistor Q1 for shunt is connected, in parallel with a bias resistor R1, via a current resistor Ra to the source terminal and the gate terminal of the P-channel MOSFET transistor Tr_u+ of an output circuit.例文帳に追加

バイアス抵抗Ｒ１と並列に、出力回路のＰチャンネルＭＯＳＦＥＴトランジスタＴｒ_ｕ＋のソース端子とゲート端子に電流制限抵抗Ｒａを介してシャント用ＮＰＮトランジスタＱ１を接続する。 - 特許庁

To provide a semiconductor device in which a leak current which obviously appears when the gate length of a MONOS-type transistor is reduced can be reduced and erroneous deletion (disturbance) can be reduced, and to provide the manufacturing method of the device.例文帳に追加

ＭＯＮＯＳ型トランジスタのゲート長を縮小した場合に顕著に現れるリーク電流を低減でき、かつ誤消去（ディスターブ）を低減できる半導体装置およびその製造方法を提供する。 - 特許庁

Specifically, the remainder caused by averaging the leak current component is determined and while using the remainder and a specific value α assigned for each detection element, addition/subtraction is performed, thereby performing the addition/subtraction corresponding to the gate lines G1-G10.例文帳に追加

具体的には、リーク電流成分の平均による剰余を求め、剰余かつ検出素子ごとに割り当てられた固有値αを用いて加減算を行うことで、ゲートラインＧ１〜Ｇ１０に応じた加減算を行う。 - 特許庁

At this point, although the potential across the resistor R drops down, since the accumulated charge of the gate/source of the MOSFET Q3 is prevented from being discharged by the diode D1, a current restraining time interval t2 is prolonged.例文帳に追加

このとき、検出用抵抗Ｒの両端電圧が低下するが、ＭＯＳＦＥＴＱ３のゲート・ソースの蓄積電荷はダイオードＤ１によって放電が阻止されているから、電流抑制期間ｔ２が延長される。 - 特許庁

As a result of this, the gate voltage of Q1 is discharged until it reaches the Vgs, and leakage current becomes large, whereas the voltage VCE2 is raised; and the voltage VCE1 is lowered, whereby the voltages of both the elements are balanced.例文帳に追加

これにより、Ｑ１のゲート電圧がＶｇｓまで放電され漏電電流が大きくなる結果、電圧ＶＣＥ１は減少する一方で電圧ＶＣＥ２は上昇し、両素子の電圧がバランスするようになる。 - 特許庁

To enable high frequency improvement owing to an increased gain by obtaining compatibility between reduction of a current collapse and reduction of a parasitic capacitance, for example, between a gate and a drain in a HEMT (high electron mobility transistor) made of a group-III nitride semiconductor.例文帳に追加

III族窒化物半導体から構成されるＨＥＭＴに於いて、電流コラプスの低減化と、ゲート−ドレイン間等の寄生容量の低減化とを両立化させて、利得向上による高周波化を可能にする。 - 特許庁

To provide a semiconductor memory device repair a memory cell having exceptionally large gate leak current detected by a "0" margin test, without increasing a circuit area or increasing cost.例文帳に追加

“０” マージンテストにより例外的に大きなゲートリーク電流のメモリセルが検出された場合においても、回路面積の増大やコストの上昇を伴うことなくこれを救済することが可能な半導体記憶装置を提供する。 - 特許庁

To effectively avoid inverse surge between a reference potential terminal of a signal for driving a high potential side IGBT and a reference potential terminal of a gate drive IC even in an inverter apparatus which feeds a large current to a power module.例文帳に追加

パワーモジュールに大きな電流を流すインバータ装置であっても、高電位側ＩＧＢＴを駆動する信号の基準電位端子とゲート駆動ＩＣの基準電位端子間の逆サージを効果的に回避する。 - 特許庁

To provide a semiconductor device in which increase in sheet resistance of a gate electrode incident to heat treatment, and increase in junction current level due to junction breakdown can be suppressed; and to provide its fabrication process.例文帳に追加

熱処理に伴うゲート電極のシート抵抗値の上昇と、接合破壊により生じる接合リーク電流値上昇を抑制することができる半導体装置およびその製造方法を提供する。 - 特許庁

A discharge element for ejecting the gate charge of the element drive transistor T4 to a discharge control line DS is provided between the current switch transistor T5 side of the element drive transistor T4 and the discharge control line DS.例文帳に追加

素子駆動トランジスタＴ４の電流スイッチトランジスタＴ５側と放電制御ラインＤＳとの間に、素子駆動トランジスタＴ４のゲート電荷を放電制御ラインＤＳに排出するための放電素子を設ける。 - 特許庁

A drain and a gate of a PMOS transistor Q31 for a clamp used as a current source for charging a bit line are connected to the inverse input terminal of the operation amplifier OP, and a source is feedback-controlled by an output of the operation amplifier OP.例文帳に追加

オペアンプＯＰの反転入力端子には、ビット線充電用の電流源を兼ねたクランプ用ＰＭＯＳトランジスタＱ３１のドレインとゲートが接続され、ソースはオペアンプＯＰの出力により帰還制御される。 - 特許庁

To provide a gate circuit of a voltage drive semiconductor device, capable of suppressing a short circuit current applied to the voltage drive semiconductor device and reducing switching loss of the voltage drive semiconductor device.例文帳に追加

電圧駆動型半導体素子に流れる短絡電流を抑制し、電圧駆動型半導体素子のスイッチング損失を低減することのできる電圧駆動型半導体素子のゲート回路を提供することにある。 - 特許庁

To provide a method for manufacturing a semiconductor device having no current leakage and high reliability by preventing a crystal defect from occurring in a semiconductor substrate while preventing electrons from being volatilized from a sidewall of a floating gate electrode.例文帳に追加

フローティングゲート電極の側壁からの電子の揮発を防止しつつ、半導体基板中の結晶欠陥を防止して、電流リークがなく、信頼性の高い半導体装置の製造方法を提供する。 - 特許庁

Drain voltages (voltage at a node N1) of transistors Tr3 and Tr5to be supplied to a gate of a transistor Tr11 of the differential pair 21 are supplied to gates of transistors Tr15 and Tr16 being the current source 22.例文帳に追加

差動対２１のトランジスタＴｒ１１のゲートに供給されるトランジスタＴｒ３，Ｔｒ５のドレイン電圧（ノードＮ１の電圧）を、電流源２２であるトランジスタＴｒ１５，Ｔｒ１６のゲートに供給する。 - 特許庁

The GaN-based semiconductor device 20 has a source electrode 31 and a drain electrode 32 configured such that a current flows between the two electrodes through an active layer 25 in an on-state, a gate electrode 33, and a reverse-surface electrode 34.例文帳に追加

ＧａＮ系半導体装置２０は、オン状態で能動層２５を介して相互間に電流が流れるソース電極３１およびドレイン電極３２と、ゲート電極３３と、裏面電極３４とを備える。 - 特許庁

The GaN-based semiconductor device 20 has a source electrode 31 and a drain electrode 32 configured such that a current flows between the two electrodes through an active layer 25 in an on-state, a gate electrode 33, and a reverse-surface electrode 34.例文帳に追加

ＧａＮ系半導体装置２０は、オン状態で２つの電極間で能動層２５を介して電流が流れるソース電極３１およびドレイン電極３２と、ゲート電極３３と、裏面電極３４とを備える。 - 特許庁

The method for driving the display device is characterised by applying stress conditions to lower the off current to the transistors arranged within the pixels, more specifically the transistors, of which the gate electrodes are connected to scanning lines.例文帳に追加

本発明の表示装置の駆動方法は、画素内に配置されたトランジスタ、より詳しくは、ゲート電極が走査線に接続されたトランジスタにオフ電流を低下させるストレス条件を印加することを特徴とする。 - 特許庁

The current limiting circuit 11 includes a first PMOS transistor TP1 with a bit line precharge voltage VHB applied to its source and a gate voltage generation circuit 15 generating the voltage V1 of the PMOS transistor TP1.例文帳に追加

電流制限回路１１は、ビット線プリチャージ電圧ＶＨＢがソースに印加された第１のＰＭＯＳトランジスタＴＰ１と、ＰＭＯＳトランジスタＴＰ１の電圧Ｖ１を発生するゲート電圧発生回路１５を含む。 - 特許庁

Such configuration of tea rooms was also incorporated in temples and samurai residences with huge premises, and the Chatei stylized as in the current tea ceremony is equipped with Nakakuguri (a type of middle gate used to divide an outer tea garden from an inner tea garden), Koshikake-Machiai, and Tsukubai. 例文帳に追加

こうした茶室の構造は敷地の広い寺院や武家屋敷にも取り入れられるようになり、中潜りや腰掛待合とつくばいを備えた現在の茶席に見るような様式化した茶庭が成立する。 - Wikipedia日英京都関連文書対訳コーパス

To the current path provided after the internal signal of the bias control part varies, a field-effect transistor whose gate and drain are connected to each other or a bipolar transistor whose base and collector are connected to each other is connected.例文帳に追加

バイアス制御部の内部信号の変化後に設けられる電流パスには、ゲート及びドレインが相互に接続された電界効果トランジスタ又はベース及びコレクタが相互に接続されたバイポーラトランジスタが接続される。 - 特許庁

To provide a complementary MISFET capable of suppressing a leak current which is generated in a gate insulating film, and controlling a threshold voltage for each transistor while maintaining high transistor characteristics.例文帳に追加

ゲート絶縁膜に生じるリーク電流を抑制でき、高いトランジスタ特性を維持したまましきい値電圧の制御を個々のトランジスタごとに実行することができる相補型ＭＩＳＦＥＴを提供することである。 - 特許庁

The high level (for example, 8.5 V) applied to a gate is preferably boosted to a higher potential (for example, 8.5 V+α) to enhance the driving ability of the driving transistor, so as to increase a current flowing in the driving transistor.例文帳に追加

駆動トランジスタの駆動能力を高めるためには、そのゲートに印加される高レベル（例えば、８．５Ｖ）をより高い電位（例えば、８．５Ｖ＋α）に昇圧し、駆動トランジスタに流れる電流を増加させることが好ましい。 - 特許庁

Furthermore, when a rush current flows to the load 2 at start of driving and a time constant circuit provided to the gate of the FET 4 is activated to provide a time constant at the rise of the rectangular wave pulse signal S1.例文帳に追加

また、負荷２の駆動開始時の突発電流が流れるときには、ＦＥＴ４のゲート側に設けられた時定数回路を動作させることにより、矩形波パルス信号Ｓ１の立ち上がり時に時定数を持たせる。 - 特許庁

The driving control part adjusts output timing (phase) of a gate pulse given to an inverter to match a phase of the heating coil current IL4 of the inverter with a phase of the standard signal output from the standard signal generation part.例文帳に追加

駆動制御部は、インバータの加熱コイル電流ＩＬ４の位相が基準信号生成部の出力する基準信号の位相と一致するように、インバータに与えるゲートパルスの出力タイミング（位相）を調整する。 - 特許庁

Further, a predetermined current is supplied from a current source circuit 19 to the drain terminal of the MOSTr 17 to input a drain voltage of the MOSTr 17 to one end and to input a drive signal to the other end, and an AND of both the input signals is output from an AND gate 25.例文帳に追加

さらに、ミラーＭＯＳＴｒ１７のドレイン端子に所定電流を電流源回路１９から供給し、ミラーＭＯＳＴｒ１７のドレイン電圧を一端に入力するとともに、駆動信号を他端に入力して両入力信号の論理積をＡＮＤゲート２５から出力するようにしておく。 - 特許庁

The high-voltage-pulse generating circuit 1 includes a direct-current power source 11; a transformer T1 having a primary winding W1 and a secondary winding W2; a transistor Tr1 disposed on the route wherein the direct-current power source 11 and the primary winding W1 are connected with each other; and a gate control circuit 12 for controlling the transistor Tr1.例文帳に追加

高電圧パルス発生回路１は、直流電源１１と、１次巻線Ｗ１と２次巻線Ｗ２とを備えるトランスＴ１と、直流電源１１と１次巻線Ｗ１との接続経路上に備えられるトランジスタＴｒ１と、トランジスタＴｒ１を制御するゲート制御回路１２とを備える。 - 特許庁

A variable channel-size MOS transistor is used as a transistor 121 for driving a light emitting element and when a voltage of a signal 124 applied to a control gate is controlled for each sub-pixel, the amount of current or the current density flowing in the light emitting element 122 can be adjusted and luminance of each sub-pixel of each color can be adjusted for each other.例文帳に追加

発光素子駆動用トランジスタ１２１にチャネルサイズ可変型MOSトランジスタに用いて、コントロールゲートに供給される信号１２４電圧を副画素ごとに調整することにより、発光素子１２２に流れる電流、若しくは電流密度の大きさを調整することができ、各色の副画素での輝度調整を可能とする。 - 特許庁

Thus, a state change on the surface of the nitride semiconductor and a change in a charging state of the surface defect level caused by the presence of hydrogen in the SiN protection film 180 are suppressed so that the gate leakage current and current collapse can be suppressed to a level for satisfying the high characteristic requirement of the commercial level.例文帳に追加

これによりＳｉＮ保護膜１８０中に水素が存在することで生じる窒化物半導体表面の状態変化と表面欠陥準位の荷電状態の変化が抑制され、ゲート漏れ電流と電流コラプスとをコマーシャルレベルの高い特性要求を満足するレベルまで抑制することが可能となる。 - 特許庁

In each pixel circuit Aij(1), a TFT element Q2 is turned on through a gate wiring Gi(1) and a TFT element Q3 is turned on through a control wiring Ei(1) to supply a current with a specified value from a current source circuit to an organic EL element EL1 through a power supply wiring PW(1) and TFT elements Q1 and Q3.例文帳に追加

各画素回路Ａｉｊ（１）において、ゲート配線Ｇｉ（１）によりＴＦＴ素子Ｑ２を、制御配線Ｅｉ（１）によりＴＦＴ素子Ｑ３を、それぞれ導通させ、電流源回路から電源配線ＰＷ（１）およびＴＦＴ素子Ｑ１・Ｑ３を介して有機ＥＬ素子ＥＬ１に所定の値の電流を流す。 - 特許庁

For measuring a leakage current for a p-channel MOSFET 1 for energiging a load 2, even in a state where a control IC 24 is electrically connected with the FET 1 by turning off an FET 21 to shut off the electric connection of the gate of the FET 1 and a power source, the leakage current can be measured easily.例文帳に追加

負荷２に通電を行うためのＰチャネルＭＯＳＦＥＴ１についてリーク電流を測定したい場合には、ＦＥＴ２１をオフにしＦＥＴ１のゲートと電源との電気的接続を断つことでＦＥＴ１と制御ＩＣ２４とを電気的に接続した状態でも、リーク電流を容易に測定することが可能となる。 - 特許庁

The bias current (I2) supplied to the TRs MN22 and MN23 is so previously adjusted that the gate-source voltage VGS is large enough to always obtain a sufficient drain current irrelevantly to the operation states of the TRs MN20 and MN21 constituting the differential pair.例文帳に追加

なお、負荷ダイオードを構成するトランジスタＭＮ２２及びＭＮ２３に供給するバイアス電流（Ｉ２）の大きさは、そのゲート・ソース間電圧Ｖ_ＧＳが差動対を構成するトランジスタＭＮ２０及びＭＮ２１の動作状態に関わらず常にドレイン電流が十分な大きさで流れる範囲になるように予め調整する。 - 特許庁

This portion functions as an electrically rewritable MOS type semiconductor memory cell by having a MONOS type memory insulating film 4 and a second current path 2, and this portion functions as a usual MOS type semiconductor device by having the gate insulating film 3 and the current path 1.例文帳に追加

ＭＯＮＯＳ型のメモリ絶縁膜４および第２の電流経路２を有することにより、この部分は、電気的に書き換えが可能なＭＯＳ型半導体記憶素子として機能し、ゲート絶縁膜３および電流経路１を有することにより、この部分は、通常のＭＯＳ型半導体素子として機能する。 - 特許庁

When a MOS transistor M1 is in an operational state, the electric potential of a node A is decreased by a current mirror circuits 15 and 14 to turn the other MOS transistor M2 off, by detecting the voltage between the gate and the source of the MOS transistor M1 with a transistor M3 and generating a detection current Idct1 flowing through a resistor element R1.例文帳に追加

ＭＯＳトランジスタＭ１が動作状態にあるときは、そのゲート〜ソース間電圧をトランジスタＭ３で検出し、抵抗素子Ｒ１に流れる検出電流Ｉｄｃｔ１を生成することで、カレントミラー回路１５，１４によりノードＡの電位を下げて他方ＭＯＳトランジスタＭ２をオフ状態とする。 - 特許庁