「gate-current」に関連した英語例文の一覧と使い方(34ページ目) - Weblio英語例文検索

To provide a high electron mobility transistor in a so-called normally-off operation wherein no current flows between the source electrode S and the drain electrode D when no voltage is applied to the gate electrode G.例文帳に追加

ゲート電極Ｇに電圧を加えていない状態では、ソース電極Ｓとドレイン電極Ｄ間に電流が流れないいわゆるノーマリーオフの動作する高電子移動度トランジスタの実現を目的とする。 - 特許庁

To enable accurate voltage shift in gate electrode-drain current characteristics by controlling the dopant concentration of the active layer of a thin-film transistor in the thin-film transistor that is formed on an insulation substrate.例文帳に追加

絶縁基板上に形成された薄膜トランジスタにおいて、該薄膜トランジスタの活性層のドーパント濃度を制御することにより、ゲート電極−ドレイン電流特性の正確な電圧シフトを可能とする。 - 特許庁

To provide an inexpensive MOSFET having a more satisfactory maximum current and mutual conductance with respect to linear amplification and having the product of lower on-resistance and a gate charge with respect to high frequency switching.例文帳に追加

線形増幅に対してより良好な最大電流及び相互コンダクタンスを有し、高周波数スイッチングに対してより低いオン抵抗とゲート電荷との積を有する低コストのMOSFETを提供する。 - 特許庁

When an operation signal g*# input to a drive IC 20 through a terminal T6 is switched to an ON operation command, a switching element 22 for constant current is turned on to charge the gate of a switching element S*#.例文帳に追加

ドライブＩＣ２０に端子Ｔ６を介して入力される操作信号ｇ＊＃がオン操作指令に切り替わることで、定電流用スイッチング素子２２をオン操作して、スイッチング素子Ｓ＊＃のゲートを充電する。 - 特許庁

Thereby, the change rate di/dt of a current between the collector and the emitter can be suppressed low at the time of turning-on, and a period of a mirror range, in which the voltage value of the gate terminal 2 becomes constant, can be shortened.例文帳に追加

これにより、ターンオン時のコレクタ−エミッタ間の電流の電流変化率ｄｉ／ｄｔが小さく抑えられ、かつ、ゲート端子２の電圧値が一定となるミラー領域の期間を短くできる。 - 特許庁

For the N-channel type thin-film transistor of an inverter circuit for driving a pixel, a gate electrode and a high resistance impurity region are overlapped, degradation by a hot carrier is suppressed and an on-current is increased.例文帳に追加

画素を駆動するインバータ回路のＮチャネル型薄膜トランジスタは、ゲイト電極と高抵抗不純物領域をオーバーラップさせて、ホットキャリヤによる劣化を抑制し、オン電流を増加させる構成とする。 - 特許庁

An RF signal, inputted via a capacitor C_0 is superposed on a DC control voltage V_b via an inductor L_0 and inputted to the gate of the CMOS transistor M_B at the control current generating circuit 3.例文帳に追加

制御電流生成部３のＣＭＯＳトランジスタＭ_B のゲートには、インダクタをＬ_0 介して直流の制御電圧Ｖ_b に、コンデンサＣ_0 を介して入力されたＲＦ信号が重畳されて入力する。 - 特許庁

This power conversion device is made up of an inverter 1 which drives an electric motor 2, a control device 3 which gives a gate signal to power devices of the inverter 1, a current detection means 5 for the inverter 1, and a speed detection means 4.例文帳に追加

電動機２を駆動するインバータ１と、インバータ１のパワーデバイスにゲート信号を与える制御部３と、インバータ１の電流検出手段５と、速度検出手段４とで構成する。 - 特許庁

The driver circuit (a1, a2, a3) comprises an inverter circuit (4) for imparting a drive signal to the base terminal of the insulated gate transistor (3), and a constant current circuit (6) having a first transistor (8_1) and a second transistor (8_2).例文帳に追加

ドライバ回路(a1,a2,a3)は、絶縁ゲート型トランジスタ(3)のベース端子に駆動信号を付与するインバータ回路(4)と、第１のトランジスタ(8_1)及び第２のトランジスタ(8_2)を有する定電流回路(6)とを備えている。 - 特許庁

Leakage current is prevented, by connecting the source terminal of a switch transistor with the output terminal of an inverter and driving the switch transistor and the inverter with the same signal, thereby applying reverse bias to in between the gate-source, at switch off.例文帳に追加

スイッチトランジスタのソース端子をインバータの出力端子に接続し、スイッチトランジスタとインバータを同一信号で駆動することにより、スイッチオフ時にゲート・ソース間を逆バイアスし、リーク電流を防止する。 - 特許庁

To reduce an electric field applied to a gate insulating film when a reverse bias is applied, and to reduce the channel resistance while making the distribution of the on current uniform in a semiconductor device having a MOS structure.例文帳に追加

ＭＯＳ構造を有する半導体装置において、逆バイアス印加時にゲート絶縁膜に加わる電界を抑えると共に、チャネル抵抗の低減およびオン電流分布の均一化を図る。 - 特許庁

To prevent damage to a power unit of an electric dust-collecting facility from expanding by adding a function for monitoring gate signals sent to a thyristor of an alternating-current power-regulating circuit composing the power unit.例文帳に追加

電気集塵設備の電源装置に、該電源装置を構成する交流電力調整回路のサイリスタへのゲート信号を監視する機能を付加し、前記電源装置の損傷の拡大を防止する。 - 特許庁

A wafer inspecting device 200 is the inspection device of the wafer in which a plurality of semiconductor elements 100 are mounted in an adjoining structure in one package, and which has a gate voltage terminal 203 for applying a gate voltage simultaneously to the plurality of the semiconductor elements 100, and a current terminal 202 which measures simultaneously a current between the drain and the sources of the plurality of the semiconductor elements.例文帳に追加

本発明の一態様にかかるウエハ検査装置２００は、１つのパッケージにマウントする複数の半導体素子１００が隣接して形成されているウエハの検査装置であって、複数の半導体素子１００に対して同時にゲート電圧を印加するゲート電圧端子２０３と、複数の半導体素子のドレイン−ソース間電流を同時に測定する電流端子２０２とを有するものである。 - 特許庁

Output terminals of a photoelectric conversion element connected to the photoelectric conversion device is connected to a drain terminal and a gate terminal of a MOS transistor which is diode-connected, and a voltage Vout generated at the gate terminal of the MOS transistor in response to a current Ip generated in the photoelectric conversion element is detected.例文帳に追加

光電変換装置に接続された光電変換素子の出力端子を、ダイオード接続したＭＯＳトランジスタのドレイン端子、及びゲート端子に接続し、光電変換素子に発生した電流Ｉｐに応じて、当該ＭＯＳトランジスタのゲート端子に発生する電圧Ｖｏｕｔを検出する。 - 特許庁

In the field-effect transistor, electric charges can be implanted into an interface between the gate insulating layer 1 and organic semiconductor layer 2 by applying the pressure acting in its surface direction (in a horizontal direction) to the gate insulating layer 1, so that a current between a drain electrode 3 and a source electrode 4 is controlled.例文帳に追加

電界効果トランジスタは、ゲート絶縁層１にその面方向（水平方向）に作用する圧力を印加することによりゲート絶縁層１と有機半導体層２との界面に電荷を注入することができるので、これによってドレイン電極３及びソース電極４間の電流が制御される。 - 特許庁

In the amplifier 100, a waveform shaping circuit 2 while making a conduction period wherein a drain current flows through a transistor Tr1 shorter than a conduction period when S1 is applied to the gate as it is shapes the waveform of the S1 and applies the S1 to the gate of the Tr1 so that the conduction period is generated in basic cycles.例文帳に追加

本発明に係る増幅器１００において、波形整形回路２は、トランジスタＴｒ１にドレイン電流が流れる導通期間を、Ｓ１をそのままゲートに印加するときの導通期間よりも短くなるようにしつつ、基本周期で発生するようにＳ１の波形を整形し、Ｔｒ１のゲートに印加する。 - 特許庁

A prescribed voltage is applied to a gate of the first selecting transistor so that the first selecting transistor is turned on after the prescribed voltage is applied to a gate of the memory cell in operation in which a current is made to flow to the first signal line from the second signal line through the memory cell part.例文帳に追加

そして、上記第２の信号線からメモリセル部を介して第１の信号線に電流を流す動作において、上記メモリセルのゲートに所定の電圧を印加した後に、上記第１の選択トランジスタがオン状態となるように、上記第１の選択トランジスタのゲートに所定の電圧を印加することを特徴とする。 - 特許庁

This defect analyzer is characterized in that the semiconductor integrated circuit is irradiated with an electromagnetic field by a probe, and fluctuation in electrical characteristics in the integrated circuit such as power supply current fluctuation is detected by an open gate or by activating gate potential, thereby detecting whether defects exist or not.例文帳に追加

半導体集積回路においてプローブにて電磁界を照射し、オープンゲートまたはゲート電位を活性化することで電源電流変動などの半導体集積回路内の電気的な特性変動を検出し、不良の有無を検出することを特徴とする半導体集積回路の不良解析装置である。 - 特許庁

At this time, a charge extracting current IH is caused to flow in a path from a power line 4 to a power line 5 through the MOSFET 13, a gate-drain capacitor Cgd of the MOSFET 13, and a MOSFE 24, and the gate-drain capacitor Cgd of the MOSFE 13 is discharged in a certain time independently of the supply voltage VB.例文帳に追加

このとき、電源線４からＭＯＳＦＥＴ１３、ＭＯＳＦＥＴ１３のゲート・ドレイン間容量ＣgdおよびＭＯＳＦＥＴ２４を介して電源線５に至る経路で電荷引き抜き電流ＩＨが流れ、電源電圧ＶＢによらず一定時間でＭＯＳＦＥＴ１３のゲート・ドレイン間容量Ｃgdの放電が行われる。 - 特許庁

The power semiconductor device is characterized in that an expression of Rg<(16,000×Cs/(A×Ic)+750)/Cg holds among a resistance Rg (ohms) of the gate resistor 12, a capacitance Cs (nF) of the snubber capacitor 15, a gate capacitance Cg (nF), an element valid area A (cm2) and a current Ic (A) flowing through between the collector and emitter electrodes.例文帳に追加

ゲート抵抗１２の抵抗値Ｒｇ（Ω）、スナバキャパシタ１５の容量Ｃｓ（ｎＦ）、ゲート容量Ｃｇ（ｎＦ）、素子有効面積Ａ（／ｃｍ^2）とコレクタ電極及びエミッタ電極間を流れる電流Ｉｃ（Ａ）の関係が、Ｒｇ＜（１６０００×Ｃｓ／（Ａ×Ｉｃ）＋７５０）／Ｃｇを満たすことを特徴とする。 - 特許庁

The device further includes an ionic solution filling the reservoir and the nanochannel, a drain electrode and a source electrode, and a voltage applied between the source electrode and the drain electrode and a voltage applied onto the gate turn on an ionic current through the ionic channel, and the voltage on the gate gates the transportation of ions through the ionic channel.例文帳に追加

該デバイスは、貯留器およびナノチャネルを満たすイオン溶液と、ドレイン電極と、ソース電極とを含み、ソース電極とドレイン電極との間に印可される電圧およびゲート上に印可される電圧がイオン・チャネルを通るイオン電流をターン・オンさせ、ゲート上の電圧は、イオン・チャネルを通るイオンの輸送をゲート制御する。 - 特許庁

The constant current generating circuit includes: a first transistor TA1; a second transistor TA2 with a gate electrode having conductivity different from that a gate electrode of the first transistor TA1; and a first resistor RA1 receiving an applied voltage corresponding to a difference voltage VWD in workpiece function between the first transistor TA1 and the second transistor TA2.例文帳に追加

定電流生成回路は、第１のトランジスターＴＡ１と、第１のトランジスターＴＡ１とはゲート電極の導電性が異なる第２のトランジスターＴＡ２と、第１のトランジスターＴＡ１と第２のトランジスターＴＡ２との仕事関数差電圧ＶＷＤに対応する電圧が印加される第１の抵抗ＲＡ１を含む。 - 特許庁

Of the semiconductor modules 2, the semiconductor module 203 most difficult to radiate heat to the cooler 3 is lowest in gate resistance or base resistance at the switching element or highest in gate voltage or base voltage, and is smallest in inductance in the current path between itself and the capacitor 4.例文帳に追加

複数の半導体モジュール２のうち、冷却器３への放熱が最もされ難い半導体モジュール２０３は、スイッチング素子におけるゲート抵抗又はベース抵抗が最も小さいか、或いはゲート電圧又はベース電圧が最も大きく、かつコンデンサ４との間の電流経路におけるインダクタンスが最も小さい。 - 特許庁

To provide a semiconductor device which can reduce on-state resistance through a gate electrode (MOS gate) with a trench electrode structure expanding in the depth direction (vertical direction) of a substrate, and can suppress a leak current even if wiring is formed on the surface of the substrate with an interlayer insulating film between, and to provide its manufacturing method.例文帳に追加

基板深さ方向（縦方向）に伸長するトレンチ電極構造のゲート電極（ＭＯＳゲート）を通じて、オン抵抗の低減を図りながら、基板表面に層間絶縁膜を介して配線が形成された場合にあっても、リーク電流を抑制することのできる半導体装置およびその製造方法を提供する。 - 特許庁

Thus, the thickness of the gate insulating film 8 in the memory cell part is set to be larger than the thickness of the gate insulating film 9 in the peripheral circuit part, so that concentration of a p-type impurity region 4a in the memory cell part is lowered to reduce the junction leakage current.例文帳に追加

このようにメモリセル部内におけるゲート絶縁膜８の厚みを周辺回路部内におけるゲート絶縁膜９の厚みよりも大きく設定することにより、メモリセル部内におけるｐ型不純物領域４ａの濃度を低くすることが可能となり、接合リーク電流を低減することが可能となる。 - 特許庁

In the electrostatic discharge protective circuit, a static electricity detection portion 3 places a first gate control portion 4 in an electrically conductive state when a voltage exceeding an upper-limit voltage Vmax is generated between a power supply terminal 1 and a GND terminal 2 to allow a current to flow from first wiring 11 to a gate of an NMOS transistor 7.例文帳に追加

この静電気放電保護回路によれば、静電気検知部３は、電源端子１とＧＮＤ端子２との間に上限電圧Ｖｍａｘを超える電圧が発生したときに、第１のゲート制御部４を通電状態にして、第１の配線１１からＮＭＯＳトランジスタ７のゲートへ電流を流す。 - 特許庁

A gate voltage given to the control element of each of switching elements 1a-1d is controlled by gate drive circuits 3a-3d so that a sense current from sense terminals 7a-7d of each of switching elements 1a-1d does not exceed a specific value that is set to the same value for all the switching elements.例文帳に追加

各スイッチング素子１ａ乃至１ｄのそれぞれのセンス端子７ａ乃至７ｄからのセンス電流が、全てのスイッチング素子について同じ値に設定された所定値を超えないように、ゲート駆動回路３ａ乃至３ｄにより各スイッチング素子１ａ乃至１ｄの制御端子に与えるゲート電圧を制御する。 - 特許庁

To provide a semiconductor storage device comprising a charge holder to the side wall of the gate electrode, in the structure that the charge holder is allocated lower than the interface between a gate insulating film and a channel region, in order to improve the write operation rate wherein length of the read current path is restricted and read access time is shortened.例文帳に追加

ゲート電極の側壁に電荷保持部を有する半導体記憶装置で、書き込み動作の速度を向上させるために電荷保持部をゲート絶縁膜とチャネル領域との界面よりも下に配置する構造では、読み出し電流経路が長くなることを抑制し、読み出しのアクセス時間を短くする。 - 特許庁

The voltage current conversion circuits 102, 103 include two transistors MN1, MN9 and two transistors MN2, MN10, respectively, the high frequency signal RF (+) is input as common in each gate of the transistors MN1, MN9, and the high frequency signal RF (-) is input as common in each gate of the transistors MN2, MN10.例文帳に追加

各電圧電流変換回路１０２・１０３は、それぞれ２つのトランジスタＭＮ１・ＭＮ９およびトランジスタＭＮ２・ＭＮ１０を備え、トランジスタＭＮ１・ＭＮ９の各ゲートには、高周波信号ＲＦ（＋）が共通で入力され、トランジスタＭＮ２・ＭＮ１０の各ゲートには、高周波信号ＲＦ（−）が共通で入力される。 - 特許庁

The voltage control section 20 outputs bias voltage Vb2 which makes a variance amount of voltage between gate and source of Nch MOS transistors of a difference pair equal to the variance amount of voltage between gate and source of the Pch MOS transistor of the difference pair, to a gates of the Nch MOS transistors which are bias current sources of the Nch side.例文帳に追加

電圧制御部２０は差動対をなすＮｃｈ ＭＯＳトランジスタのゲート−ソース間電圧の変化量を、差動対をなすＰｃｈ ＭＯＳトランジスタのゲート−ソース間電圧の変化量と等しくするバイアス電圧Ｖｂ２をＮｃｈ側のバイアス電流源であるＮｃｈ ＭＯＳトランジスタのゲートに出力する。 - 特許庁

When large inrush current flows from a power conversion device 1a to a load 13 such as a transformer or an electric motor, a gate suppression control part 6 stops output of an inverter 3 by transmitting a gate block signal Sg to the inverter 3 to temporally block (cut off) a drive pulse signal controlling a switching action.例文帳に追加

電力変換装置１ａから変圧器や電動機等の負荷１３に大きな突入電流が流れたら、ゲートサプレス制御部６がインバータ３へゲートブロック信号Ｓｇを送信してスイッチング動作を制御する駆動パルス信号を一時的にブロック（遮断）してインバータ３の出力を停止する。 - 特許庁

The power switching device Q_10 comprises a semiconductor substrate 22, a plurality of cells arranged on the semiconductor substrate 22 and switching the current from each power supply to the load based on the potential of a gate electrode 24, and a plurality of drivers 30 connected with the gate electrode 24 and distributed in the arrangement of the plurality of cells.例文帳に追加

パワースイッチング装置Ｑ_１０は、半導体基板２２と、半導体基板２２に配列して形成され、それぞれの電源から負荷への電流をゲート電極２４の電位に基づいてスイッチングする複数のセルと、ゲート電極２４に接続され、複数のセルの配列内に分散配置された複数のドライバ３０とを備えている。 - 特許庁

In the reset operation of the gate potential of the OLED driving TFT 3 when writing an image signal, the initial value of the gate potential of the OLED driving TFT 3 is set near power supply potential or near reference potential by supplying precharge current to the OLED element for short period of time before the reset operation in the standard mode.例文帳に追加

画像信号書き込み時にＯＬＥＤ駆動ＴＦＴ３のゲート電位のリセット動作の際、標準モードの場合はリセット動作前にプリチャージ電流をＯＬＥＤ素子に短時間流すことにより、ＯＬＥＤ駆動ＴＦＴ３のゲート電位の初期値を電源電位近くか基準電位近くにセットする。 - 特許庁

To provide a method for manufacturing a thin film transistor in which high concentration ion implantation to a drain region is performed while suppressing variability of processes, while a gate insulation film of high quality keeping high reliability and low leakage current of a transistor is provided, in an LDD structure thin film transistor provided with a thick gate insulation film.例文帳に追加

厚いゲート絶縁膜を有するＬＤＤ構造薄膜トランジスタにおいて、トランジスタの高信頼性と低リーク電流を保つ高品質のゲート絶縁膜を有しながら、ソース、ドレイン領域への高濃度イオン注入をプロセスばらつきを抑えながら行う、薄膜トランジスタ製造方法を提供する。 - 特許庁

To disclose a technique of forming a domed gate oxide film to relieve stress, which results from different thermal expansive rates between an oxide film and silicon during a subsequent thermal process and preventing a leakage current between source/drain regions by controlling the thickness of the gate oxide film to improve the refresh characteristics.例文帳に追加

本発明は半導体素子の製造方法に関し、半球形のゲート酸化膜を形成して後続の熱工程時に酸化膜とシリコンの熱膨張率の差によるストレスを緩和させ、ゲート酸化膜の高さ調節を介しソース/ドレイン領域間の漏れ電流を防止し、リフレッシュ特性を向上させる技術を開示する。 - 特許庁

This constant-current generation circuit is provided with a transistor 12 for bias whose drain and gate are mutually connected and a transistor 13 for an output, which is given source potential and gate potential being the same as those of the transistor 12 for bias and has a threshold VT13 being smaller than the threshold VT12 of the transistor 12 for bias.例文帳に追加

ドレインとゲートとが互いに接続されたバイアス用トランジスタ１２と、バイアス用トランジスタ１２と同一のソース電位および同一のゲート電位が与えられ、バイアス用トランジスタ１２の閾値ＶＴ１２より小さい閾値ＶＴ１３を有する出力用トランジスタ１３とを備えて定電流発生回路を構成した。 - 特許庁

To provide a low-pass filter circuit (loop filter) for making a capacitive element compact, in which a variation in a PLL response characteristic due to voltage dependence when a MOS capacitor is used as a capacitive element and a deterioration in a jitter characteristic by gate leak current when a thin-film gate transistor is used as a MOS capacitor are suppressed.例文帳に追加

容量素子の小型化を図る低域ろ波回路（ループフィルタ）において、容量素子としてＭＯＳ容量を使用した場合の電圧依存によるＰＬＬ応答特性のばらつきと、ＭＯＳ容量として薄膜ゲートトランジスタを使用した場合のゲートリーク電流によるジッタ特性の劣化を抑制する。 - 特許庁

To provide a semiconductor device that has good-linearity gate voltage to gate current characteristics by preventing a reverse narrow-channel effect without changing a threshold voltage depending upon the wide or narrow channel width, and is provided with a trench isolation type MISFET with a constitution that can be manufactured without increasing the manufacturing process.例文帳に追加

逆狭チャネル効果を防止することにより、チャネル幅の広狭に依存してしきい値電圧が変動することがなく、また良好な直線性のゲート電圧−ドレイン電流特性を示し、かつ工程数を増やすことなく作製できる構成を有する溝分離型ＭＩＳＦＥＴを備えた半導体装置を提供する。 - 特許庁

The variable attenuator is provided with the field effect transistor 13 having three terminals: a drain terminal D, a source terminal S, and a gate terminal G, wherein a current flowing between the drain terminal D and the source terminal S is controlled by voltage applied to the gate terminal, and with a diode 12 connected in series with the drain terminal D.例文帳に追加

ドレイン端子Ｄおよびソース端子Ｓ、ゲート端子Ｇの３つの端子を有し、ドレイン端子Ｄおよびソース端子Ｓ間に流れる電流がゲート端子に印加する電圧によって制御される電界効果トランジスタ１３と、ドレイン端子Ｄに直列に接続されたダイオード１２とを具備している。 - 特許庁

The above surge detection/leakage reduction circuit is provided between the gate of the thyristor and the second terminal and is configured in a way that it cuts off the current flowing from the above trigger circuit to the above second terminal during normal operation and sets the trigger voltage to gate the above thyristor together with the above trigger circuit when the surge is applied.例文帳に追加

上記サージ検知／リーク低減回路は、サイリスタのゲートと上記第２の端子間に設けられ、通常動作時には上記トリガ回路から上記第２の端子に流れる電流を遮断し、サージ印加時には上記トリガ回路とともに上記サイリスタを点弧するためのトリガ電圧を設定するように構成されている。 - 特許庁

As a gate and a drain of the driving transistor Tr15 is short circuited by a switch transistor Tr13, the voltage of the terminal of the driving transistor Tr15 side of the hold capacitance C11, that is, a gate voltage of the driving transistor Tr15 side is Vg(Iref) which corresponds to the reference current Iref.例文帳に追加

スイッチトランジスタＴｒ１３によって駆動トランジスタＴｒ１５のゲート・ドレイン間は短絡されているので、保持容量Ｃ１１の駆動トランジスタＴｒ１５側の端子の電圧、すなわち駆動トランジスタＴｒ１５のゲート電圧は基準電流Ｉｒｅｆに相当する電圧であるＶｇ（Ｉｒｅｆ）になる。 - 特許庁

A problem inherent in an amount of a consumed on-chip die area and a speed lowering for an embodiment of a circuit according to a prior art is solved by this technique which practically supplies a direct-current voltage V_HVP to a gate of a first transistor of a pair of series-connected thin gate oxides.例文帳に追加

この発明の技術によると、先行技術の回路実現例において消費されるオンチップダイ面積量および速度低下に内在する問題は、直列接続された薄いゲート酸化物の対のうちの第１のトランジスタのゲートに対して実質的に直流の電圧Ｖ_ＨＶＰを提供することによって解決される。 - 特許庁

A signal in a connection point of a serial circuit composed of a current source IS0 and a charging capacitor C0 is inputted to an inverter INV0 which outputs a power-on reset signal via a transistor P0 that is a delay switching element, and there is included a gate potential control means 1 for controlling the gate potential of the transistor P0.例文帳に追加

電流源ＩＳ０と充電用コンデンサＣ０からなる直列回路の接続点の信号が、遅延用スイッチング素子であるトランジスタＰ０を経由して、パワーオンリセット信号を出力するインバータＩＮＶ０に入力されており、トランジスタＰ０のゲート電位を制御するゲート電位制御手段１を有する。 - 特許庁

In the igniter 1 detecting irregularity and performing self shut down, gate voltage of IGBT5a of a main current switching device is gradually decreased by applying rising output of the irregularity detection circuit 12 to a gate of MOSFET 33 for self shut down via an integrating circuit 13 constructed by a diode 8 and a capacitor 9.例文帳に追加

異常を検出して自己遮断をするイグナイタ１において、異常検出回路１２の立ち上がり出力を、ダイオード８とコンデンサ９とで構成する積分回路１３を介して、自己遮断用のＭＯＳＦＥＴ３３のゲートに印加することで、主電流スイッチングデバイスのＩＧＢＴ５ａのゲート電圧を緩やかに低減させる。 - 特許庁

In a non-volatile semiconductor memory provided with a plurality of memory cells having a floating gate, this device monitors a leak current of a memory cell being in erasure, by monitoring a state of a memory cell being in erasure and controlling erasure voltage applied to a control gate in accordance with a progress state of erasure.例文帳に追加

本発明は、フローティングゲートを有するメモリセルを複数設けた半導体不揮発性メモリにおいて，消去中のメモリセルの状態を監視し，消去の進捗状態に応じてコントロールゲートに印加する消去電圧を制御することで，具体例として，消去中のメモリセルのリーク電流を監視する。 - 特許庁