「semiconductor array」に関連した英語例文の一覧と使い方(28ページ目) - Weblio英語例文検索

To provide a nonvolatile semiconductor memory device in which increasing erasing operation speed can be achieved by optimizing erasing operation in memory array constitution in which a plurality of pages are connected respectively to respective word lines of a plurality of word lines.例文帳に追加

複数のワード線の各ワード線に複数のページが対応して接続されるメモリアレイ構成での消去動作の最適化を図り、また消去動作の高速化を実現できる不揮発性半導体記憶装置を提供する。 - 特許庁

The semiconductor memory has an input/output circuit 120 including a write path to supply write data and a read path to supply read data, and data lines WLINE and RLINE to connect the input/output circuit 120 and the memory cell array 103.例文帳に追加

ライトデータが供給されるライトパス及びリードデータが供給されるリードパスを有する入出力回路１２０と、入出力回路１２０とメモリセルアレイ１０３とを接続するデータラインＷＬＩＮＥ，ＲＬＩＮＥとを備える。 - 特許庁

The semiconductor memory device is provided with a memory cell array MA in which memory cells MC in which diodes Di and variable resistance elements VR are connected in series respectively are arranged at cross parts of a plurality of bit lines BL and a plurality of word lines WL.例文帳に追加

半導体記憶装置は、ダイオードＤｉと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣが複数のビット線ＢＬ及び複数のワード線ＷＬの交差部に配置されたメモリセルアレイＭＡを備える。 - 特許庁

The semiconductor memory device is provided with the memory array 10 divided into a plurality of independently controllable banks and its peripheral circuit, wherein each bank is provided with a refresh counter 24 for generating a row address to be refreshed.例文帳に追加

本発明の半導体メモリ装置は、独立に制御可能な複数のバンクに分割されたメモリアレイ１０とその周辺回路を備え、各バンクにはリフレッシュ対象の行アドレスを発生するリフレッシュカウンタ２４が設けられている。 - 特許庁

To provide a method for manufacturing a thin-film transistor array substrate wherein mobile ions are prevented from infiltrating into a semiconductor layer via gettering effect, neutralization, or the like when a low-grade glass is used for building the substrate.例文帳に追加

本発明は、低級なガラスを基板として使用する時にゲッタリング効果又は中和などの作用を介してモバイルイオンが半導体層に浸透することを防止できるようにした薄膜トランジスタアレイ基板の製造方法を提供する。 - 特許庁

The semiconductor memory device includes a memory cell array having a plurality of memory cells, and an access control circuit which is connected to the plurality of memory cells through word lines and stores access information for the plurality of memory cells.例文帳に追加

本発明による半導体メモリ装置は複数のメモリセルを有するメモリセルアレイと、ワードラインを介して前記複数のメモリセルに接続され、前記複数のメモリセルに対するアクセス情報を貯蔵するアクセス制御回路を含む。 - 特許庁

In this manner, the transmission refractive index is changed, whereby even after the variable-wavelength light source 100-1 is manufactured, the oscillation wavelength of the DFB laser can be made coincident with the central wavelength of the transmission band of the semiconductor array waveguide lattice 120-1.例文帳に追加

このようにして透過屈折率を変化させることにより、波長可変光源100-1を作製後でも、ＤＦＢレーザの発振波長と、半導体アレイ導波路格子120-1の透過帯域中心波長を一致させることができる。 - 特許庁

To provide an array antenna system and radio where a beam is scanned easily by directivity synthesis without using a semiconductor element like a phase scanning system and without turning the entire antenna system.例文帳に追加

位相走査方式のような半導体素子を用いることなく、またアンテナ装置の全体を回転させることもなく、指向性合成によるビーム走査を容易に行えるようにしたアレーアンテナ装置およびそれを用いた無線装置を提供する。 - 特許庁

The semiconductor integrated circuit device 10 includes a memory cell array 16 including a duplex area 161 and a non-duplex area 162, wherein the duplex area includes a duplex object area 161A and a duplex data area 161B.例文帳に追加

半導体集積回路装置（１０）は、二重化領域（１６１）と非二重化領域（１６２）とを含むメモリセルアレイ（１６）を含み、上記二重化領域は、二重化対象領域（１６１Ａ）と、二重化データ領域（１６１Ｂ）とを含む。 - 特許庁

Specifically, the X-ray generator 10 and the X-ray detector 20 are moved as a rotary base 72 is rotated by a rotating mechanism 70, and the normal of the detection face of the semiconductor device array 22 is turned approximately in the horizontal direction.例文帳に追加

つまり、回転機構７０によって回転ベース７２が回転されることにより、Ｘ線発生器１０とＸ線検出器２０が移動され、半導体素子アレイ２２の検出面の法線がほぼ水平方向に向けられる。 - 特許庁

A test mode (level 'H') is specified by a mode signal MOD, analog switches (SW) 18, 19 are turned off, a SW20 is turned on, semiconductor circuits of memory cell array 14 and the like are separated, and an input node 11 and an output node 17 are connected.例文帳に追加

モード信号ＭＯＤで試験モード（レベル“Ｈ”）を指定し、アナログスイッチ（ＳＷ）１８，１９をオフ、ＳＷ２０をオンにして、メモリセルアレイ１４等の半導体回路を切り離し、入力ノード１１と出力ノード１７の間を接続する。 - 特許庁

To provide a CMOS (complementary metal-oxide-semiconductor) image sensor in which concave lens areas for enhancing focus efficiency are formed in a flattening layer, which is formed before the formation of a microlens array, in order to improve image sensing efficiency, and to provide a manufacturing method for the CMOS image sensor.例文帳に追加

マイクロレンズアレイを形成する前に形成される平坦化層に集光効率を高めるための凹レンズ領域を形成し、イメージセンシング効率を高めるＣＭＯＳイメージセンサ及びその製造方法を提供する。 - 特許庁

To provide a current fusing type fuse array with which rise of a cost due to increase in manufacturing processes and increase in pattern occupied area can be suppressed even of a semiconductor device provided with neither ROM nor fuse element.例文帳に追加

ＲＯＭやヒューズ素子を備えていない半導体装置であっても、製造プロセスの増加によるコストの上昇やパターン占有面積の増加を抑制できる電流溶断型ヒューズアレイを提供することを目的としている。 - 特許庁

In an SRAM cell array to be formed on a semiconductor layer on an insulating layer, the bodies of an access transistor and a driver transistor of each cell are isolated in units of cells through trench isolation reaching up to the insulating layer (perfect isolation).例文帳に追加

絶縁体層上の半導体層に形成されるＳＲＡＭセルアレイにおいて、各セルのアクセストランジスタおよびドライバトランジスタのボディーを、絶縁体層にまで達するトレンチ分離（完全分離）によってセル毎に分離する。 - 特許庁

The method for manufacturing a thin-film transistor array substrate comprises a process of forming a buffer layer on a substrate made of a low-grade glass and a process of building thin-film transistors and picture element electrodes, which include a semiconductor layer, on the buffer layer.例文帳に追加

本発明は、低級なガラスからなる基板上にバッファ層を形成する段階と、前記バッファ層上に半導体層を含む薄膜トランジスタ及び画素電極を形成する段階とを含めてなることを特徴とする。 - 特許庁

In a non-volatile semiconductor memory in which read-out operation from an arbitrary memory cell array block MA and write-in or erase operation of the other memory cell array block MA can be performed simultaneously on one chip, the device has a security function against illegal rewriting after data are written once, while the device can be provided with a memory cell array block MA storing the information requiring no rewrite.例文帳に追加

任意のメモリセルアレイブロックＭＡからの読み出し動作と、他のメモリセルアレイブロックＭＡの書き込みまたは消去動作とを１チップ上において同時に実行できる不揮発性半導体記憶装置１において、ライトステートマシン（ＷＳＭ）７によってブロックロック設定部Ｌにブロックロック（ロックビット）を設定することで、１回データを書き込んだ後の不正書き換えに対するセキュリティ機能を有すると共に書き換えを必要としない情報を格納するメモリアレイブロックＭＡを設けることができる。 - 特許庁

With respect to the array substrate for an in-plane switching mode liquid crystal display device, a structure which is manufactured through four mask steps and exposes semiconductor layers at both sides of a data line has a first feature that a first blocking pattern for blocking light is formed under the semiconductor layer, and a second feature that a second blocking pattern for blocking an influence of the semiconductor layer is formed over and in contact with the data line.例文帳に追加

本発明による横電界方式の液晶表示装置用アレイ基板は、４マスク工程によって製作されデータ配線の両側に半導体層が露出する構造において、第１特徴は、半導体層の下部に光を遮断する第１遮断パターンを構成して、第２特徴は、データ配線の上部に、これと接触しながら半導体層による影響を遮断する第２遮断パターンを構成する。 - 特許庁

The method of manufacturing the light-emitting diode array includes steps of: laminating a semiconductor layer on a substrate 1; forming a plurality of resist layers 100 to align along an X direction on a light emission part forming region 11 of the semiconductor layer; and forming a plurality of mutually-separated island-like light emission parts 10 formed on the semiconductor layer by mesa-etching with the resist layers 100 as masks.例文帳に追加

この発光ダイオードアレイの製造方法は、基板１上に半導体層を積層する工程と、半導体層の発光部形成領域１１上に、Ｘ方向に沿って配列するように、複数のレジスト層１００を形成する工程と、レジスト層１００をマスクとしてメサエッチングすることにより、半導体層に、互いに分離された島状の複数の発光部１０を形成する工程とを備えている。 - 特許庁

A semiconductor memory device comprises a memory cell array 200 refreshed based on a refresh timing signal generated by a refresh timing signal generating circuit 152-1 and having the prescribed refresh period, and a data holding block function control circuit 151 selecting a block which holds data in the memory cell array 200 divided into a plurality of blocks.例文帳に追加

半導体記憶装置は、リフレッシュタイミング信号発生回路１５２−１によって発生される、所定のリフレッシュ周期を有するリフレッシュタイミング信号に基づいてリフレッシュされるメモリセルアレイ２００と、所定の指示信号に基づいて、複数のブロックに分割されたメモリセルアレイ２００においてデータを保持すべきブロックを選択するデータ保持ブロック機能コントロール回路１５１とを含む。 - 特許庁

The semiconductor memory 50 comprises a word line WL, a global bit line GBL, and a local bit line LBL arranged while crossing one another, a memory cell array region 1 containing a plurality of ferroelectric memory cells 3 connected to the word line WL and local bit lines LBL, and a transfer gate transistor 4 arranged at the lower portion of the memory cell array region 1.例文帳に追加

この半導体記憶装置５０は、互いに交差するように配置されたワード線ＷＬとグローバルビット線ＧＢＬおよびローカルビット線ＬＢＬと、ワード線ＷＬおよびローカルビット線ＬＢＬに接続された複数の強誘電体メモリセル３を含むメモリセルアレイ領域１と、メモリセルアレイ領域１の下方に配置されたトランスファゲートトランジスタ４とを備えている。 - 特許庁

An input/output buffer 80 of the synchronous semiconductor memory device 100 receives a test mode signal from a control circuit 410, takes in data from a terminal 421 synchronizing with a clock signal CLK, writes it in a memory array 60, and outputs read-out data from the memory array 60 to the terminal 421 synchronizing with an internal data strobe signal from a DQS signal generating circuit 70.例文帳に追加

同期型半導体記憶装置１００の入出力バッファ８０は、コントロール回路４１０からのテストモード信号を受けてクロック信号ＣＬＫに同期して端子４２１からデータを取込み、メモリアレイ６０に書込むとともに、メモリアレイ６０からの読出データをＤＱＳ信号発生回路７０からの内部データストローブ信号に同期して端子４２１へ出力する。 - 特許庁

To provide a highly reliable semiconductor storage device which inhibits an influence of a shape of a micro trench formed in an element isolation region of a peripheral circuit part with adjusting a depth of the element isolation region of a memory cell array and the peripheral circuit part.例文帳に追加

メモリセルアレイおよび周辺回路領域の素子分離領域の深さを調節しつつ、周辺回路部の素子分離領域に形成されるマイクロトレンチ形状の影響を抑制し、信頼性の高い半導体記憶装置を提供する。 - 特許庁

A memory cell array 1 of a nonvolatile semiconductor memory includes a memory cell region 100, in which an electric writing and an erasing are made possible, a region 101, in which no writing is made possible (always erasing), and a region 102, in which an erasing is made impossible (always writing).例文帳に追加

不揮発性半導体記憶装置におけるメモリセルアレイ１は、電気的に書込と消去とが可能なメモリセル領域１００と、書込不可能な（常時消去）領域１０１と、消去不可能な（常時書込）領域１０２とを含む。 - 特許庁

The semiconductor device of the present invention capable of correcting errors in stored data includes a memory array 31, a data reading part 32, an ECC circuit (data error detecting part and second data correcting part) 40, and a data correcting part (first data correcting part) 33.例文帳に追加

本発明は、記憶したデータの誤りを訂正することが可能な半導体装置であって、メモリアレイ３１と、データ読出部３２と、ＥＣＣ回路（データ誤検出部、第２データ訂正部）４０と、データ訂正部（第１データ訂正部）３３とを備えている。 - 特許庁

To provide a semiconductor memory device, capable of shortening the access time by disposing interconnections which pass over a memory cell array so as to make the interconnections that connect among a read-enable signal input pad and data I/O pads that are equal in length, to each other.例文帳に追加

リードイネーブル信号入力用パッドと複数のデータＩ／Ｏパッドとの間を接続する配線の長さが均等になるようにメモリセルアレイ上を通過させる配線を配置して、アクセスタイムを高速化する半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor storage device having a memory cell array performing injection of source side channel hot electrons by which data can be written in plural memory transistors or can be read out from the transistors in parallel, and increasing operation speed of a program including verifying can be realized.例文帳に追加

複数のメモリトランジスタを並列に書き込むまたは読み出すことができ、ベリファイを含むプログラムの高速化を実現できるソースサイド・チャネルホットエレクトロン注入を行うメモリセルアレイを有する半導体記憶装置およびその駆動方法を提供する。 - 特許庁

The memory cell array of the non-volatile semiconductor memory comprises a plurality of gate electrodes arranged in rows, bit lines D1, D2, D3, and D4 and source lines S1, S2, S3, and S4 which are arranged in columns, and memory cells having a floating gate.例文帳に追加

不揮発性半導体記憶装置のメモリセルアレイは、行方向に配置された複数のゲート電極と、列方向に配置されたビット線Ｄ１，Ｄ２，Ｄ３，Ｄ４とソース線Ｓ１，Ｓ２，Ｓ３，Ｓ４と、フローティングゲートを有するメモリセルとを備えている。 - 特許庁

An insulating film is provided below first and second support legs supporting a thermoelectric conversion element array so as to protrude from a semiconductor substrate to a cavity, and a gap is provided between an upper surface of the insulating film and under surfaces of the first and second support legs.例文帳に追加

熱電変換素子アレイを支持する第１および第２支持脚の下方に半導体基板から空洞に張り出すように絶縁膜を設け、この絶縁膜の上面と、第１および第２支持脚の下面との間に隙間を設ける。 - 特許庁

Aperture parts (aperture patterns), having array pitches and sizes which are different from each other, are formed respectively in a first metal film pattern 14a, a first semiconductor film 17, a second metal film pattern 24a, a third insulating film 27 and the like positioned under a reflection electrode 33.例文帳に追加

反射電極３３の下方の第１の金属膜パターン１４ａ、第１の半導体膜１７、第２の金属膜パターン２４ａ及び第３の絶縁膜２７等に、それぞれ異なる配列ピッチ及び大きさで開口部（開口パターン）を形成する。 - 特許庁

A nonvolatile semiconductor memory device of one embodiment comprises: a memory cell array having a NAND cell unit, to which a plurality of memory cells are connected in series, and having the control gates of the plurality of memory cells connected to respective word lines; and a control circuit.例文帳に追加

一の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルが直列接続されたＮＡＮＤセルユニットを有し、複数のメモリセルの制御ゲートがそれぞれワード線に接続されたメモリセルアレイと、制御回路とを備える。 - 特許庁

In an aspect of this disclosure, two linear arrays of terminal coupling mini cavities specified by the original oxide of the aluminum bearing III-V group semiconductor material are arranged transversely by the transverse coupling between the linear arrays in order to obtain a two-dimensional array.例文帳に追加

この開示のある形態の中で、アルミニウムベアリングIII−Ｖ族半導体材料の原産酸化物により定められる端結合ミニキャビティの２つの線形配列は二次元配列を得るため線形配列の間の横結合により横に配置されている。 - 特許庁

The thin film transistor array comprises a substrate, a gate electrode, gate wiring, a gate insulating film, a source electrode, source wiring, a drain electrode, a pixel electrode, a semiconductor, an interlayer dielectric having an opening, a capacitor electrode, capacitor wiring, and an upper pixel electrode.例文帳に追加

薄膜トランジスタアレイは、基板、ゲート電極、ゲート配線、ゲート絶縁膜、ソース電極、ソース配線、ドレイン電極、画素電極、半導体、開口部を有する層間絶縁膜、キャパシタ電極、キャパシタ配線及び上部画素電極を備えている。 - 特許庁

To improve the readout margin, while taking into account a leak current varied according to the resistance value of a memory cell to be read out consisting of a variable resistance element for storing multi-value information, in a semiconductor storage device having a memory cell array of a cross point type.例文帳に追加

クロスポイントタイプのメモリセルアレイを有する半導体記憶装置において、多値情報を記憶する可変抵抗素子からなる読出し対象のメモリセルの抵抗値に依存して変化するリーク電流を考慮して、読出しマージンの向上を図る。 - 特許庁

A non-volatile semiconductor memory has memory cells 100 having first and second MONOS memory cells controlled by a word gate and a control gate, and a memory cell array region in which a plurality of memory cells are arranged in the direction of A and B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートと、コントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセルとを有するメモリセルを１００、第１及び第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

A non-volatile semiconductor memory has a memory cell array region in which a plurality of twin memory cells 100 having first and second MONOS memory cells 108A, 108B controlled by a word gate and a control gate are arranged respectively in the first direction A and the second direction B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセル108A，108Bを有するツインメモリセル100を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

The semiconductor memory device includes the sense amplifier, a plurality of memory cell arrays, a shared MOS transistor for connecting or disconnecting bit lines provided in the sense amplifier and the memory cell array, and a control circuit for controlling the operation of shared MOS transistor.例文帳に追加

半導体記憶装置は、センスアンプと、複数のメモリセルアレイと、センスアンプとメモリセルアレイが備えるビット線間を接続または切断するためのシェアードＭＯＳトランジスタと、シェアードＭＯＳトランジスタの動作を制御するための制御回路とを有する。 - 特許庁

The nonvolatile semiconductor storage device includes: a substrate 100; a control circuit layer 200a provided on the substrate 100; a support layer 300 provided on the control circuit layer 200a; and a memory cell array layer provided on the support layer 300.例文帳に追加

不揮発性半導体記憶装置は、基板１００と、基板１００上に設けられた制御回路層２００ａと、制御回路層２００ａの上部に設けられた支持層３００と、支持層３００の上部に設けられたメモリセルアレイ層とを備える。 - 特許庁

To improve the light output from an optical waveguide array part without increasing the number of beams in use nor increasing the light output of a single semiconductor laser body even when the recording speed of a recorder becomes fast.例文帳に追加

記録装置の記録速度が高速になった場合でも、使用するビームの本数を増加させること無く、また、半導体レーザ単体の光出力を増加させること無く、光導波路アレイ部からの光出力を向上させることにある。 - 特許庁

The array substrate of the display device has an insulating substrate 8 and a plurality of pixel sections which respectively contain switching elements 20 formed of transistors having semiconductor layers doped with an impurity and are disposed in a matrix form on the insulating substrate.例文帳に追加

表示装置のアレイ基板は、絶縁基板８と、不純物がドープされた半導体層を有するトランジスタにより形成されたスイッチング素子２０をそれぞれ含み、絶縁基板上にマトリクス状に設けられた複数の画素部と、を有している。 - 特許庁

The semiconductor memory has a memory array constituted of two or more piled-up middle memory column units MM constituted of a column unit M group consisting of two or more adjoining column units, and units of Y decoder means K connected to this column unit M group.例文帳に追加

半導体メモリ装置は、隣接する複数のコラム単位から成るコラム単位Ｍ群と、このコラム単位Ｍ群に接続するＹデコーダ手段Ｋの単位とで構成する中メモリコラム単位ＭＭが複数積み重なって構成するメモリアレイを有する。 - 特許庁

This controller has a comparator AMP2 which converges a part of the light of a semiconductor laser array emitting beams on a photodetector 7, performs the voltage conversion AMP1 of the light quantity of the light beam obtained by the photodetector, and compares the result with one reference voltage.例文帳に追加

複数のビームを発生する半導体レーザアレイの光の一部を、ホトディテクタ７集光し、ホトディテクタより得た光ビームの光量を電圧変換ＡＭＰ１し、その結果と１つの基準電圧とを比較する比較器ＡＭＰ２を有する。 - 特許庁

As the possibility of muons coming approximately in the vertical direction (in the z-axis direction) is high, the possibility of muons flying into the detection face can be reduced by turning the normal of the detection face of the semiconductor device array 22 approximately in the horizontal direction.例文帳に追加

ミューオンは、ほぼ鉛直方向（Ｚ軸方向）に沿って飛来する確率が高いため、半導体素子アレイ２２の検出面の法線をほぼ水平方向とすることにより、ミューオンが検出面に飛び込む確率を低減させることができる。 - 特許庁

The semiconductor memory device may include at least two shared memory areas commonly accessible by processors of the multiprocessor system through different ports and assigned with a predetermined memory capacity unit to a portion of a memory cell array.例文帳に追加

半導体メモリ装置において、少なくとも二つ以上の共有メモリ領域は、マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられている。 - 特許庁

In the thin film transistor array substrate 100, a gate wiring comprising a gate line 121 and a gate electrode 123 is formed on an insulating substrate and a semiconductor layer 150 consisting of amorphous silicon is formed on a gate insulating film 140 covering the gate wiring.例文帳に追加

薄膜トランジスタアレイ基板１００には、絶縁基板上にゲート線１２１、ゲート電極１２３を含むゲート配線が形成され、これを覆うゲート絶縁膜１４０上には非晶質シリコンからなる半導体層１５０が形成されている。 - 特許庁

The nonvolatile semiconductor memory device includes a plurality of pieces first and second wiring that intersect each other and a memory cell array composed by laminating a plurality of memory cell layers having memory cells prepared at each intersection of the plurality of pieces of first and second wiring.例文帳に追加

不揮発性半導体記憶装置は、互いに交差する複数の第１及び第２の配線、並びにこれら複数の第１及び第２の配線の各交差部に設けられたメモリセルを有するメモリセルレイヤを複数積層してなるメモリセルアレイを備える。 - 特許庁