「semiconductor array」に関連した英語例文の一覧と使い方(31ページ目) - Weblio英語例文検索

The semiconductor storage has, a memory array 100 having memory cells M11-Mnm, a bit line charge and discharge circuit 102, a bit line selection circuit 103, and a load circuit 105 connected between a data line DL connected to the bit line selection circuit 103 and a sense amplifier 104.例文帳に追加

この半導体記憶装置は、メモリセルＭ１１〜Ｍｎｍを有するメモリセルアレイ１００とビット線充放電回路１０２とビット線選択回路１０３と、ビット線選択回路１０３に接続されたデータ線ＤＬとセンスアンプ１０４との間に接続された負荷回路１０５を備える。 - 特許庁

This semiconductor memory device is constructed in such a manner that a memory cell array formed by arraying a plurality of memory cells is divided into a plurality of groups 1a and 1b along at least one of a bit line direction and a word line direction, and individual source lines SL (a) and SL (b) are commonly connected for each group.例文帳に追加

半導体記憶装置において、複数のメモリセルを配列して成るメモリセルアレイは、ビットライン方向、またはワードライン方向の少なくとも一方に沿って複数のグループ１ａ、１ｂに分割されており、各グループ毎に個別のソースラインＳＬ（ａ）、ＳＬ（ｂ）が共通接続されている。 - 特許庁

To provide a laser light source for reducing a beam pitch without causing various harmful effects by thermal interference and speedily outputting a detailed image; and to provide a multibeam semiconductor laser array head, a plate-making apparatus for printing, a recording device, a light scanning device, and an image recording device.例文帳に追加

熱干渉による種々の弊害を招くことなくビームピッチを短縮し、高精細な画像を高速に出力可能なレーザー光源及び該光源を用いたマルチビーム半導体レーザーアレイヘッド、印刷用版材製版装置、記録装置、光走査装置、画像記録装置を提供すること。 - 特許庁

When a storage capacitance 70 is constituted on a TFT array substrate 10, impurities are introduced through an opening 401a of a resist mask 401 to an extended part 1f of the semiconductor film 1a, and etching is applied to the surface of the dielectric film 2c through the opening 401a of the resist mask 401.例文帳に追加

ＴＦＴアレイ基板１０に蓄積容量７０を構成する際、レジストマスク４０１の開口４０１ａから半導体膜１ａの延設部分１ｆに不純物を導入するとともに、このレジスマスク４０１の開口４０１ａから誘電体膜２ｃの表面をエッチングする。 - 特許庁

To provide a semiconductor memory device in which a chip size is reduced by making a bit line fine or in which a sense amplifier and a memory cell array with an enhanced operating speed, by lowering a threshold voltage can be operated satisfactorily at a voltage which is lower than an external power-supply voltage.例文帳に追加

ビット線の細線化によってチップサイズが縮小され、或いは、しきい値電圧の低下によって作動速度が向上したセンスアンプやメモリセルアレイを、外部電源電圧よりも低い電圧で良好に作動させることができる半導体記憶装置を提供する。 - 特許庁

When a specification such as the number of electrodes or the array shape of the electrodes in a semiconductor laser 3 which is a test element is changed, a parent base 1 can be used in common by changing sockets corresponding thereto, because the plurality of sockets are mounted detachably on the parent base 1.例文帳に追加

親基盤１に対し複数のソケット２が着脱自在に装着されるので、被試験要素である半導体レーザ３の電極数や電極の配列形状などの規格変更があった場合、それに応じたソケットに交換することで、親基盤１を共用することができる。 - 特許庁

To uniquely and precisely control the gain peak wavelengths in a plurality of light emission regions for generating the plurality of laser light beams respectively in a semiconductor laser array for outputting the plurality of laser light beams having mutually different wavelengths so that the gain peak wavelengths correspond to the wavelengths of the laser light beams respectively.例文帳に追加

互いに波長が異なる複数のレーザ光を出力する半導体レーザアレイにおいて、複数のレーザ光をそれぞれ発生する複数の発光領域における利得ピーク波長を、当該レーザ光の波長にそれぞれ対応するように一意に且つ精度よく制御する。 - 特許庁

A nonvolatile semiconductor memory device is provided with a memory cell array including memory cells in which information is programmed by destroying an insulating film by electric stress and a power supply circuit supplying program voltage having a negative temperature coefficient becoming electric stress to the memory cells.例文帳に追加

不揮発性半導体記憶装置は、電気的ストレスによって絶縁膜を破壊することで情報がプログラムされるメモリセルからなるメモリセルアレイと、電気的ストレスとなる負の温度係数を持つプログラム電圧を前記メモリセルに供給する電源回路とを備えることを特徴とする。 - 特許庁

When the incident angles of the plurality of light beams emitted from the semiconductor laser array onto the polygon mirror 5 in a main scanning direction 27 are identical, the rotation angles of the polygon mirror 5 when the respective light beams are deflected and reflected on the face to be scanned 29 with the same image height are identical.例文帳に追加

半導体レーザアレイから出射された複数の光ビームのポリゴンミラー５への主走査方向２７の入射角が一致する場合、各々の光ビームが被走査面２９上の同一像高に偏向反射される際のポリゴンミラー５の回転角は同一となる。 - 特許庁

A bump electrode 17 provided on the output surface 15b of a PD array 15 in correspondence with the conductive material 21 is connected with the input 21a of the conductive member 21 formed on the input surface 20a of the wiring board 20, thus obtaining a semiconductor device 5.例文帳に追加

この配線基板２０の入力面２０ａ上に形成された導電性部材２１の入力部２１ａに対し、ＰＤアレイ１５の出力面１５ｂ上に導電性部材２１に対応して設けられたバンプ電極１７を接続して、半導体装置５とする。 - 特許庁

To provide a semiconductor storage device which can discriminate information on a memory cell with high accuracy, even if distribution gap between cell electric current values of data 0 and data 1 among a plurality of memory cells in a memory cell array is extremely narrow, or those distributions may overlap.例文帳に追加

メモリセルアレイ中の複数のメモリセルのデータ０とデータ１のセル電流値の分布の隙間が極端に狭かったり、あるいは、それらの分布が重なってしまうようなことがあっても、メモリセルの情報を高精度に判別することができる半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor storage apparatus wherein the unevenness of effective voltages applied to variable resistance elements, which is caused by a difference in wire length due to a positional difference in a memory cell array, can be eliminated, thereby suppressing the variation in resistance characteristics of the variable resistance elements between memory cells.例文帳に追加

メモリセルアレイ内での位置の違いに起因する配線長の違いによる可変抵抗素子に加わる実効電圧の不均一を是正し、メモリセル間の可変抵抗素子の抵抗変化特性のばらつきを抑制することができる半導体記憶装置を提供する。 - 特許庁

A gate array cell and a clamp diode Dn are formed in a logical section, and the n^+ semiconductor area 13nd of the clamp diode Dn and all or a part of a gate electrode 10B of a n-channel MISFET in the logical section are connected by using a conductive film BLD on the same layer as a bit line BL.例文帳に追加

論理部にゲートアレイセルとクランプダイオードＤｎとを形成し、クランプダイオードＤｎのｎ^+半導体領域１３ｎｄと論理部のｎチャネルＭＩＳＦＥＴのゲート電極１０Ｂの全てまたは一部とをビット線ＢＬと同一層の導体膜ＢＬＤにより接続する。 - 特許庁

The semiconductor memory device is provided with a memory cell array 123 including a plurality of memory cells, an AL setting register 132 specifying timing from supply of an operation start command to supply of a column command, and timing adjusting circuits 124, 125 delaying a column address in accordance with a setting value of the AL setting register 123.例文帳に追加

複数のメモリセルを含むメモリセルアレイ１２３と、動作開始コマンドの投入からカラムコマンドの投入までのタイミングを指定するＡＬ設定レジスタ１３２と、ＡＬ設定レジスタ１２３の設定値に応じて列アドレスを遅延させるタイミング調整回路１２４，１２５とを備える。 - 特許庁

In a semiconductor memory device in which write-in and read- out of data are performed for a memory array in accordance with address information, the device is provided with an address converting circuit 23 generating new address information by performing some change for one part or all of the address information in accordance with a control signal for test.例文帳に追加

アドレス情報に応じてメモリアレイに対してデータの書き込み及び読み出しが行われる半導体集積回路において、テスト用制御信号に応じて、アドレス情報の一部又は全てに一定の変更を施して新たなアドレス情報を生成するアドレス変換回路２３を設ける。 - 特許庁

Consequently, when the photovoltaic force of the array 2 is extinguished, the charges accumulated in the capacitor elements having as their dielectric films dielectric separation films 15 are so discharged that when the semiconductor relay is brought into its OFF state there is generated apparent a current IDI passing through a resistor 8 whose polarity is opposed to a current ISC flowing through the resistor 8.例文帳に追加

こうして、光起電力の消失時に、誘電体分離膜１５を誘電体膜とする容量素子に蓄積されていた電荷を放出し、見かけ上、オフ状態への移行時に抵抗８を流れる電流Ｉ_SCと逆向きにこの抵抗を通過する電流Ｉ_DIを生成させる。 - 特許庁

To reduce power consumption of a semiconductor storage device formed by hierarchizing an isolation signal generation circuit which adopts a shared sense amplifier system into a main isolation signal generation circuit and a sub isolation signal generation circuit and devises electric disconnection between a cell array and a sense amplifier.例文帳に追加

シェアドセンスアンプ方式を採用し、セルアレイとセンスアンプとの電気的切断を図るアイソレーション回路を制御するアイソレーション信号発生回路をメインアイソレーション信号発生回路とサブアイソレーション信号発生回路とに階層化してなる半導体記憶装置に関し、消費電力の低減化を図る。 - 特許庁

To provide a method for tuning electric characteristics of wiring of which propagation time is freely tuned even if uniform length wiring is not provided due to reduced cabling area, resulting in significant reduction of skew, in an area array type semiconductor apparatus.例文帳に追加

エリアアレイ型半導体装置において、配線引き廻しエリアの縮小化によって等長配線が施されない場合であっても伝播時間を自由にチューニングする事ができ、スキューを大幅に低減できる配線の電気特性チューニング方法を提供することを目的とする。 - 特許庁

In the case of the two-dimensional array-type detector, a small particle-diameter polycrystalline region 6b with a small particle diameter is formed at an individual electrode 8 in a radiation-sensitive semiconductor polycrystalline film 6, and a large particle-diameter polycrystalline region 6a with a large particle diameter is formed at the side of a common electrode 4.例文帳に追加

この発明の２次元アレイ型検出装置の場合、放射線感応性の半導体多結晶膜６では個別電極８の側に粒径が小さい小粒径多結晶域６ｂが形成され、共通電極４の側に粒径が大きい大粒径多結晶域６ａが形成されている。 - 特許庁

A memory cell array of the non-volatile semiconductor memory comprises memory cells 1 arranged in two-dimensional matrices, a plurality of memory word lines 2 which are arranged in rows and are connected to the gates of the memory cells 1, main bit lines 6 arranged in columns, and sub-bit lines 3, and source lines 11.例文帳に追加

不揮発性半導体記憶装置のメモリセルアレイは、２次元の行列状に配置されたメモリセル１と、行方向に配置され、メモリセル１のゲートに接続された複数のメモリワード線２と、列方向に配置された主ビット線６，副ビット線３及びソース線１１とを備える。 - 特許庁

The solid-state image sensor 20 includes a semiconductor substrate 22 with photodiodes 26R, 26G and 26B, a device protective film 23 with a convex inner lens 28, and a color filter array with color filter layers 21R, 21G and 21B and separation walls 25 for separating the color filter layers.例文帳に追加

固体撮像素子２０は、フォトダイオード２６Ｒ，２６Ｇ，２６Ｂを備えた半導体基板２２と、凸型インナーレンズ２８を有するデバイス保護膜２３と、カラーフィルタ層２１Ｒ，２１Ｇ，２１Ｂ及びカラーフィルタ層間を隔てて分離する分離壁２５を有するカラーフィルタアレイとを備えている。 - 特許庁

A nonvolatile semiconductor storage device relating to one embodiment includes a memory cell array provided with a plurality of memory cells, and a control circuit for applying read-out voltage to a selected memory cell and also applying read-out pass voltage to a non-selected memory cell to execute read-out operation.例文帳に追加

一の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを備えたメモリセルアレイと、選択メモリセルに読み出し電圧を印加するとともに、非選択メモリセルに読み出しパス電圧を印加して読み出し動作を実行する制御回路とを備える。 - 特許庁

The infrared sensor comprises: an infrared sensor chip 100 in which a plurality of pixel units 2 each having a heat sensing section 30 composed of a thermopile 30a are arranged in an array state on one surface of a semiconductor substrate 1; and an IC chip 102 for signal processing an output signal of the infrared sensor chip 100.例文帳に追加

サーモパイル３０ａにより構成される感温部３０を具備する複数の画素部２が半導体基板１の一表面側においてアレイ状に配置された赤外線センサチップ１００と、赤外線センサチップ１００の出力信号を信号処理するＩＣチップ１０２とを備える。 - 特許庁

To provide an epoxy resin composition having excellent filling properties and productivity, surely reinforcing a small-sized semiconductor device such as a CSP (chip size package) or an LGA (land grid array) connected onto a wiring board and used as a sealing material having excellent connection reliability during a heat cycle treatment.例文帳に追加

充填性及び生産性に優れ、配線基板上に接続されたＣＳＰやＬＧＡ等の小型半導体装置を確実に補強でき、かつ、優れたヒートサイクル処理時の接続信頼性を有する封止材に用いられるエポキシ樹脂組成物を提供するものである。 - 特許庁

A semiconductor memory is provided with at least one memory array comprising many word lines sharing a bit line sense amplifier section, and a test circuit 14 activating simultaneously at least two word lines out of many word lines sharing the bit line sense amplifier section.例文帳に追加

半導体メモリ装置は、ビットラインセンスアンプ部を共有する多数のワードラインを含む少なくとも１つのメモリアレーと、テストモードにおいて、前記ビットラインセンスアンプ部を共有する多数本のワードラインのうち少なくとも２本のワードラインを同時に活性化させるテスト回路１４を具備する。 - 特許庁

Supply of word line voltage being boosting voltage being higher than external power source voltage, memory array substrate voltage being negative voltage supplied to a semiconductor substrate, and bit line pre-charge voltage used for reproducing data held in a memory cell are stopped for the prescribed period.例文帳に追加

リフレッシュ動作の終了毎に、外部電源電圧よりも高い昇圧電圧であるワード線電圧、半導体基板に供給する負電圧であるメモリアレイ基板電圧、及びメモリセルに保持されたデータを再生するために用いられるビット線プリチャージ電圧の供給を所定の期間だけ停止する。 - 特許庁

A line image 6a formed on a small mirror array 6 by projecting a light beam having its intensity modulated by a signal modulating circuit 11 from a semiconductor laser 1 is reduced by an imaging lens 7 and formed as a line image 8a on a microfilm 8.例文帳に追加

半導体レーザー１から信号変調回路１１により強度変調された光ビームを射出することによって小ミラーアレー６上に形成されたライン像６ａは結像レンズ７により縮小されてマイクロフィルム８上にライン像８ａとして形成される。 - 特許庁

To solve the problem, wherein a replica bit line is rapidly drawn out by a leak current of a dummy cell, and wherein desired start timing of a sense amplifier cannot be obtained, in a semiconductor storage device having a memory array, a sense amplifier circuit, a replica circuit connected to the replica bit line, the dummy cell, and a sense amplifier control circuit.例文帳に追加

メモリアレイと、センスアンプ回路と、レプリカビット線に接続されたレプリカ回路、ダミーセルおよびセンスアンプ制御回路とを有する半導体記憶装置であって、レプリカビット線をダミーセルのリーク電流により速く引き抜いてしまい、所望のセンスアンプ起動タイミングが得られない。 - 特許庁

An actuator 9 and a solar cell 10 are formed on a semiconductor substrate 1 in which a control circuit is laminated and formed, then the actuator 9 and the solar cell 10 are divided to form the solar cell array comprising a plurality of the solar cells 10 each of which is held by the actuator 9.例文帳に追加

制御回路を積層形成した半導体基板１上に、アクチュエータ９と太陽電池１０とを形成し、アクチュエータ９及び太陽電池１０を分割して、各々がアクチュエータ９に保持された多数の太陽電池１０からなる太陽電池アレイを形成する。 - 特許庁

The semiconductor memory device is provided with a memory array including a plurality of memory cells having any of phase change elements, metal oxide resistance elements, and solid electrolytic elements, and a reference cell, and a reading circuit for reading data of a cell selected from the plurality of memory cells.例文帳に追加

半導体記憶装置は、相変化素子、金属酸化物抵抗素子、及び、固体電解質素子のいずれかを有する複数のメモリセル及び参照セルを含むメモリアレイと、複数のメモリセルのうちから選択された選択セルのデータを読み出す読み出し回路とを具備する。 - 特許庁

In the color solid state imaging device including a plurality of photoelectric conversion regions 10 arranged in an array state on the surface of a semiconductor substrate, the inside of the individual conversion regions 10 are surface divided into a plurality of partitions R, G1, G2 and B which respectively output a plurality of photoelectric conversion signals of different spectral sensitivities, and are formed.例文帳に追加

半導体基板表面にアレイ状に配設された複数の光電変換領域を含むカラー固体撮像装置で、個々の光電変換領域１０の内側を複数の異なる分光感度の光電変換信号を出力する複数の区画Ｒ，Ｇ１，Ｇ２，Ｂに面分割して形成する。 - 特許庁

The array of ultraviolet detecting elements is preferably in a one-dimensional mode, in a two-dimensional mode, or in a mode to detect ultraviolet rays of 300 nm or less, and further, preferably in a mode which has a filter, and of which the optical semiconductor layer preferably has no sensitivity to light of a wavelength exceeding 500 nm.例文帳に追加

前記紫外線検出素子の配列が、一次元的である態様、二次元的である態様、３００ｎｍ以下の紫外線を検出する態様、更に、フィルターを有し、前記光半導体層が、５００ｎｍを超える波長の光に感度を有しない態様等が好ましい。 - 特許庁

An emission wavelength of a semiconductor laser coupled optically to a plurality of optical fibers arranged sequentially outside from the center is made sequentially longer on an arrangement of a plurality of optical fibers at equal intervals in an array within a plane perpendicular to an optical axis direction.例文帳に追加

光軸方向に対した垂直平面内で一列に等間隔で配列した複数の光ファイバーで配列上で中心から順次外側に配列した複数の光ファイバーに光学的に結合する半導体レーザの発光波長が順次長くなるように構成する。 - 特許庁

The semiconductor memory device is provided with a plurality of data inputting circuits 100-115 for inputting data DQ0-DQ15 from the outside and a plurality of data writing circuits 200-215 for writing the data inputted by means of the circuits 100-115 in a memory cell array 300.例文帳に追加

外部からデータＤＱ０〜ＤＱ１５を入力するための複数のデータ入力回路１００〜１１５と、前記複数のデータ入力回路１００〜１１５により入力されたデータをメモリセルアレイ３００に書き込むための複数のデータ書込回路２００〜２１５を備える。 - 特許庁

In the semiconductor device for omitting a defective memory cell array by cutting a fuse pattern, there are comprised a fuse pattern 2 longitudinally arranged along a rectangular guard ring 1, and patterns 3a-3e which are connected to the fuse pattern 2 and led out of the guard ring 2 laterally along the guard ring pattern 2.例文帳に追加

ヒューズパターンの切断によって、不良メモリセルアレイを救済する半導体装置において、長方形のガードリング１の長手方向に沿って配置されるヒューズパターン２と、ヒューズパターン２と接続され、ガードリング１の短手方向に沿って、ガードリング２の外に引き出されるパターン３ａ〜３ｅとを備える。 - 特許庁

Signal pads 3 and power-supply pads 4 are arranged regularly along the side faces L1 to L4 of the surface 1a of a semiconductor chip 1, while each pad group P1 to P4 configuring each three power-supply pad 4 in an array shape are disposed regularly on an internal circuit 2 formed at the central section of the surface 1a.例文帳に追加

半導体チップ１の表面１ａの側辺Ｌ１〜Ｌ４に沿うように信号パッド３及び電源パッド４を規則的に配置するとともに、その中央部に形成された内部回路２上にも、例えば各々３個の電源パッド４がアレイ状からなる各パッド群Ｐ１〜Ｐ４を配置する。 - 特許庁

A semiconductor integrated circuit 100 is provided with a test mode setting circuit 5 detecting a test mode, a row decoder 7 and a word driver 8 controlling activation of a word line of a memory cell array 6, and a RXTM generating circuit 15 generating a word line driving signal for driving a word line.例文帳に追加

本発明に係る半導体集積回路１００は、テストモードを検知するテストモード設定回路５、メモリセルアレイ６のワード線の活性を制御するロウデコーダ７およびワードドライバ８、ならびにワード線を駆動するためのワード線駆動信号を発生するＲＸＴＭ発生回路１５を備える。 - 特許庁

In the optical scanner, luminous flux emitted from a semiconductor laser array 1 having a plurality of light emitting points is changed to converged luminous flux by a coupling lens 2 and deflected to perform scanning by a polygon mirror 7, and also the deflected luminous flux is guided to a surface to be scanned 12 through scanning lenses 8 and 9.例文帳に追加

光走査装置は、複数の発光点を有する半導体レーザアレイ１から射出される光束をカップリングレンズ２で収束光束に変換して、ポリゴンミラー７で偏向走査するとともに、偏向光束を走査レンズ８および９を介して被走査面１２上に導く。 - 特許庁

The nonvolatile semiconductor memory device 10 includes a constant current circuit 500 to which write or erase is performed by a current which is subjected to constant current control in writing or erasure in electric processing to the memory cell Mmn in a memory cell array section 100.例文帳に追加

不揮発性半導体メモリ装置１０は、メモリセルアレイ部１００におけるメモリセルＭｍｎに対しての電気的処理による書き込みあるいは消去において、定電流制御された電流によって書き込みあるいは消去が行われる定電流回路５００を備える。 - 特許庁

A bump electrode 17 provided on the output surface 15b of a PD array 15 correspondingly to the conductive material 21 is connected with the input 21a of the conductive member 21 formed on the input surface 20a of the wiring board 20, thus obtaining a semiconductor device 5.例文帳に追加

この配線基板２０の入力面２０ａ上に形成された導電性部材２１の入力部２１ａに対し、ＰＤアレイ１５の出力面１５ｂ上に導電性部材２１に対応して設けられたバンプ電極１７を接続して、半導体装置５とする。 - 特許庁

The semiconductor chip 10 comprises the area sensor 12 of thermopile type consisting of a plurality of thermopile elements arranged into an array; an amplifier 13 for amplifying output of area sensor 12; and a heat conductive metal membrane 11, arranged at least adjacent to a part of periphery of the area.例文帳に追加

半導体チップ１０に形成されたアレイ状に配列された複数のサーモパイル素子からなるサーモパイル型エリアセンサ１２と、エリアセンサ１２の出力を増幅するアンプ１３と、エリアセンサ１２の周辺部の少なくとも一部に近接して配置形成された熱伝導性金属膜１１とを具備する。 - 特許庁

To ensure sufficient bonding strength while employing a quick thermosetting adhesive where thermosetting progresses in a several seconds when the reinforcing plate of TAB(tape automated bonding) tape and the heat dissipation plate of a semiconductor chip are bonded to manufacture a BGA(ball grid array) integrated circuit package.例文帳に追加

ＢＧＡ型集積回路パッケージを製造するためＴＡＢテープの補強板と半導体チップの放熱板とを接着するにあたり、数秒で硬化が進行する急速硬化型の熱硬化性接着剤を用いながらも充分な接着強度を得ることを目的とする。 - 特許庁

This semiconductor memory comprises plural input/output terminals, a memory cell array consisting of blocks corresponding to each of plural input/output terminals, plural sense amplifiers provided adjacent to each of the blocks for sensing data of the memory cell array, plural switches corresponding to plural sense amplifiers, and signal wirings connecting the plural sense amplifiers to one terminal corresponding to the plural input/output terminals through the plural switches.例文帳に追加

半導体記憶装置は、複数の入出力端子と、該複数の入出力端子の各々に対応するブロックからなるメモリセル配列と、該ブロックの各々に対して複数個隣接して設けられ、該メモリセル配列のデータをセンスするセンスアンプと、該複数のセンスアンプに対応する複数のスイッチと、該複数のセンスアンプを該複数のスイッチを介して該複数の入出力端子の対応する１つに接続する信号配線を含むことを特徴とする。 - 特許庁

This photodetector includes a single semiconductor substrate 10 and the sample light photodiode array 7a and reference light photodiode array 7b formed on the surface of the substrate 10 and the spectra of both sample and reference lights are respectively detected by the photodiode arrays 7a, 7b and absorbancies are calculated at every wavelength from the sample light signal and reference light signal at the same time by a signal processing circuit 9.例文帳に追加

この検出器は単一の半導体基板１０とその表面に形成されたサンプル光用フォトダイオードアレイ７a及びリファレンス光用フォトダイオードアレイ７bとを含み、サンプル光のスペクトル及びリファレンス光のスペクトルはサンプル光用フォトダイオードアレイ７a及びリファレンス光用フォトダイオードアレイ７bによってそれぞれ検出され、信号処理回路９により、同一時刻におけるサンプル光信号及びリファレンス光信号から波長毎に吸光度が求められる。 - 特許庁

The nonvolatile semiconductor memory device has a memory cell array in which electrically re-writable nonvolatile memory cells are arranged, a first register group 9-1 holding control data used for operation control, an adjusting data storing region storing adjusting data for finely adjusting the control data set in the memory cell array, and a second register group 9-2 holding the adjusting data read from the adjusting data storage region.例文帳に追加

不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、動作制御に用いられる制御データを保持する第１のレジスタ群９−１と、前記メモリセルアレイ内に設定された、前記制御データを微調整するための調整データを記憶する調整データ記憶領域と、前記調整データ記憶領域から読み出された調整データを保持する第２のレジスタ群９−２と、を有する。 - 特許庁