「semiconductor array」に関連した英語例文の一覧と使い方(33ページ目) - Weblio英語例文検索

A semiconductor memory device is constituted so that main bit lines 31 or main word lines 32 are arranged so as to cross perpendicularly to bit lines 22 or word lines 29 and a main bit line selector 35 or a main word line selector 38 is arranged at the outside of a memory cell array 16 for selecting a main bit line or a main word line.例文帳に追加

ビット線２２またはワード線２９に直交するようにメインビット線３１またはメインワード線３２を配置して、メインビット線またはワードビット線を選択するためのメモリセルアレイ１６の外側にメインビット線セレクタ３５またはメインワード線セレクタ３８をメモリセルアレイの外側に配置するように、半導体記憶装置１０を構成する。 - 特許庁

This automatic focusing system comprises a means for changing the focusing position by every raster scanning line, and a control means for determining the focusing position by comparing the image information of every scanning line, the scanning line is an oblique scanning line having both of a horizontal component and a vertical component to the chip array on a semiconductor wafer.例文帳に追加

本発明の自動焦点システムは、ラスター走査線毎に焦点位置を変化させる手段と、該走査線毎の画像情報を比較して合焦位置を割り出す制御手段とを備えたものであって、前記走査線は半導体ウエハ上のチップ配列に対し水平成分と垂直成分とを合わせ持った斜め走査線となるようにする。 - 特許庁

The nonvolatile semiconductor memory device is constituted of a memory sub-array with a memory cell unit, constituted of a series connection of a memory cell with one floating gate and one select transistor and a transistor, wherein the gate oxide film of a gate line driving transistor STD of a select transistor is thinner than a gate oxide film of a control gate line driving transistor CGD.例文帳に追加

１個の浮遊ゲートを持つメモリセルと１個のセレクトトランジスタとの直列接続から構成されるメモリセルユニットを有するメモリサブアレイと、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤのゲート酸化膜厚の方が、コントロールゲート線駆動用トランジスタＣＧＤのゲート酸化膜厚よりも薄いトランジスタで構成される不揮発性半導体記憶装置である。 - 特許庁

An electric connector for electrically conducting and connecting a plurality of electrode terminals 2 of a semiconductor package 1 of a surface mount BGA(ball grid array) to a plurality of electrodes 4 of a printed board 3 includes an includes polyimide base sheet 5 having a thickness of 20 μm-300 μm and a plurality of connecting elements 13 embedded in the base sheet 5 and connected to the electrodes.例文帳に追加

表面実装型でBGAタイプの半導体パッケージ１の複数の電極端子２とプリント基板３の複数の電極４とを電気的に導通接続するもので、２０μm〜３００μmの厚さを有するポリイミド製で絶縁性の基材シート５と、この基材シート５中に複数埋設成形される複数の電極接続用の接続子１３とを備える。 - 特許庁

To provide an antenna array capable of using a discrete active element suitable for mass production in which the space for the discrete active element can be secured when integrally assembling a dielectric substrate to mount thereon a circuit including the active element to a waveguide and micro fabrication, that is a semiconductor integrated circuit manufacturing technique, is not required for the circuit to be provided on the dielectric substrate.例文帳に追加

ディスクリートの能動素子を含む回路を搭載する誘電体基板を導波管に一体に組み付ける際に前記能動素子のスペースを確保でき、誘電体基板に設けられる回路には半導体集積回路作製技術である微細加工が必要でなく、量産に適したディスクリートの能動素子の使用ができるアンテナアレイを提供する。 - 特許庁

An optoelectrical transducer includes a photocurrent extraction circuit 3 which extracts a photocurrent from an actually applied optoelectrical transducer alone to be inputted into a switching circuit 4, by specifying a plurality of blocks optionally as the actually applied optoelectrical transducer out of two-dimensional array semiconductor optoelectrical transducers 1 and 2 based on the control of a logic circuit 10.例文帳に追加

本発明の光電変換装置は、ロジック回路１０の制御に基づいて、二次元配置半導体光電変換素子１，２の中から任意で複数のブロックを実使用光電変換素子として指定して、当該実使用光電変換素子のみから光電流を抽出して切換回路４へ入力する光電流抽出回路３を具備するものである。 - 特許庁

In the manufacturing process of the semiconductor integrated circuit using a multilayered wiring process, the wiring is formed of lower first-layer aluminum wiring 201, and upper second-layer aluminum wiring 202, and through holes 203 which electrically connect the aluminum wirings 201 and 202 to each other are disposed in an array-like (lattice-like) state.例文帳に追加

多層配線プロセスを用いた半導体集積回路の製造工程において、配線を下位層の第１層アルミ配線２０１と上位層の第２層アルミ配線により形成するとともに、この第１層アルミ配線２０１−第２層アルミ配線２０２間を電気的に接続するスルーホール２０３をアレイ状（格子状）に配置する。 - 特許庁

At the time of crystallizing a thin semiconductor film with a laser beam, an array of a substantially single crystal grain having a large diameter and only containing a twin crystal grain boundary is created by generating a single growing crystal nucleus near the center of the optical axis of energy light by using a phase shifter, in which dot-pattern steps are arranged at fixed intervals and radially growing the crystal nucleus in the lateral direction.例文帳に追加

半導体薄膜のレーザ結晶化の際に、ドットパターン段差を一定間隔で配置した位相シフタを使い、エネルギ光の光軸の中心近傍に単一の成長性の結晶核を発生させ、放射状に横方向成長させることで、内部に双晶粒界のみを含む実質的に単一の大粒径結晶粒のアレイを作製する。 - 特許庁

In constitution in which a plurality of stages of bare chips 1, 2, 3 for a semiconductor circuit are stacked and upper-lower external electrodes are connected mutually, chip-select pad groups 6 or the like arrayed at fixed array pitches for selecting the bare chips and signal pad groups 7a, to which signals working the bare chips are transmitted, are contained as the external electrodes for each bare chip.例文帳に追加

半導体回路のベアチップ１，２，３を複数段積み重ね、上下の外部電極同士を接続した構成で、各ベアチップの外部電極としては、ベアチップを選択するための所定の配列ピッチで配列されたチップセレクトパッド群６ａ，６ｂと、ベアチップを機能させる信号が供給される信号パッド群７ａ，７ｂとを含む。 - 特許庁

To provide a package substrate for mounting an area array and a semiconductor device employing it in which a stress a stress due to difference in the coefficient of thermal expansion between the package substrate and a mother board can be reduced without causing such a problem as increase in the diameter of a solder ball, increase in the number of mounting steps, or lowering of connection reliability between the package substrate and a mother board.例文帳に追加

ハンダボールの大径化、実装工程の増加、半導体チップとパッケージ基板との接続信頼性の低化という問題を発生させることなく、パッケージ基板とマザー基板との熱膨張係数差に起因する応力を低減することを可能とするエリアアレイ実装用パッケージ基板とこれを用いた半導体装置の提供を課題とする。 - 特許庁

To enhance the capacitor characteristics by preventing scratch of a lower electrode due to CMP, and ensuring uniformity of the thickness of a capacity insulating film in the memory cell array and in the lower electrode, in the manufacturing method of a semiconductor memory device in which the capacity insulating film of ferroelectric, or the like, is formed as a component of a capacitor by application of a liquid material.例文帳に追加

半導体記憶装置のキャパシタの構成要素として、強誘電体等の容量絶縁膜を液状材料の塗布により形成する製造方法において、ＣＭＰによる下部電極へのスクラッチ防止と、容量絶縁膜膜厚のメモリセルアレイ内、下部電極内での均一性を実現し、キャパシタ特性を向上させる。 - 特許庁

This semiconductor memory has memory array structure, in which a plurality of word lines for selecting the prescribed memory cell and a plurality of bit lines are arranged in an intersectional state, and the memory is provided with two memory cells (e.g. MC1, MC2) constituting one bit and a sense amplifier connected electrically to each of the memory cells via bit lines.例文帳に追加

本発明の半導体記憶装置は、所定のメモリセルを選択するための複数本のワード線と複数本のビット線とが交差して配列されたメモリアレイ構造を有し、１ビットを構成する２つのメモリセル（たとえばＭＣ１、ＭＣ２）と、それらのメモリセルの各々にビット線を介して電気的に接続されたセンスアンプとを備えている。 - 特許庁

The light emitting element array chip comprises a large number of light emitting elements 3 arranged on the upper surface of a rectangular semiconductor substrate 1 along the longitudinal direction thereof wherein a light shielding member 4 having a large number of through holes 5 for leading out light from respective light emitting elements 2 is fixed to the arranging region of the large number of light emitting elements 2.例文帳に追加

矩形状をなす半導体基板１の上面に、その長手方向に沿って多数の発光素子３を配列してなる発光素子アレイチップにおいて、前記半導体基板１の上面で、かつ多数の発光素子２の配列領域に、各発光素子２の光を外部に導出する多数の貫通孔５が穿設された遮光部材４を取着させる。 - 特許庁

To suppress the increase of power consumption as much as possible even when a word line is set to a negative potential to rest a word line, in a semiconductor device having a function performing reset operation by driving a word line connected to a memory cell to restore a memory cell in a cell array from an activation state to a standby state.例文帳に追加

セルアレイ内のメモリセルを活性化状態からスタンバイ状態に復帰させるために、メモリセルに接続されたワード線を駆動してリセット動作を行う機能を有する半導体装置に関し、ワード線をリセットするためにワード線をマイナス電位に設定する場合でも、消費電力の増加を極力抑えることを目的とする。 - 特許庁

The infrared sensor module comprises: an infrared sensor chip 100 having multiple pixel parts 2 which are arranged in an array on one surface side of a semiconductor substrate 1, and each of which includes a temperature sensitive part 30 comprising a thermopile 30a; an IC chip 122 for cooperating with the infrared sensor chip 100; and a package 133 for housing the infrared sensor chip 100 and the IC chip 122.例文帳に追加

サーモパイル３０ａにより構成される感温部３０を具備する複数の画素部２が半導体基板１の一表面側においてアレイ状に配置された赤外線センサチップ１００と、赤外線センサチップ１００と協働するＩＣチップ１２２と、赤外線センサチップ１００およびＩＣチップ１２２が収納されたパッケージ１３３とを備えている。 - 特許庁

The current fusing type metal fuse can be formed utilizing constitution such as one part of metal wiring, or the like which exists in a semiconductor device originally, since pads and wiring required in current-fusing of a metal fuse can be shared by arraying metal fuses in an array state, storing data of multi-bits can be performed with less pads and smaller pattern occupied area.例文帳に追加

金属配線の一部などの半導体装置が本来有する構成を利用して電流溶断型のメタルヒューズを形成でき、且つメタルヒューズをアレイ状に配置することで、メタルヒューズの電流溶断時に必要となるパッドや配線を共用できるため、少ないパッド数且つ小さいパターン占有面積で多ビットのデータ記憶が可能となる。 - 特許庁

In this semiconductor memory, the sense amplifier circuit amplifying a potential of bit lines BL, /BL in a memory cell array is constituted of a current mirror type amplifier(C-AMP) and a latch type amplifier(L-AMP) connected to the next stage of the sense amplifier.例文帳に追加

一方、ラッチ型センスアンプ回路は、高速で低消費電流であるという利点を有するものの、ビット線対の微小振幅をラッチ回路１段で増幅するため、プロセスばらつきによりセンスアンプ回路を構成するＭＯＳＦＥＴの特性がばらついたり内部ノードの寄生容量がアンバランスになると、安定した動作特性が得られ難いという問題点があった。 - 特許庁

On an insulating substrate 2A applied with a specified wiring pattern, an LED module substrate 2 mounting a plurality of LED arrays 2B and a driving semiconductor 2C for the LED array 2B linearly, and a hollow heat dissipation member 3 having a surface 3A for arranging the LED module substrate 2 are provided.例文帳に追加

所定の配線パターンが施された絶縁基板２Ａ上に、直線状に実装される複数のＬＥＤアレイ２ＢとこのＬＥＤアレイ２Ｂに対する駆動用半導体２Ｃとを搭載したＬＥＤモジュール基板２と、ＬＥＤモジュール基板２を配設するための基板配設面３Ａを有する中空形状の放熱部材３とを備えてなる。 - 特許庁

The TFT array substrate comprises a gate line 4 provided on an insulating substrate, a source line 5 intersecting the gate line 4 through an insulating film, a source electrode 3 connected with the source line, a drain electrode 2 provided oppositely to the source electrode 3, and a semiconductor layer 1 underlying the source electrode 3 and the drain electrode 2.例文帳に追加

本発明にかかるＴＦＴアレイ基板は絶縁性基板上に設けられたゲート配線４と、ゲート配線４と絶縁膜を介して交差するソース配線５と、ソース配線と接続されたソース電極３と、ソース電極３と対向して設けられたドレイン電極２と、ソース電極３とドレイン電極２の下層に設けられた半導体層１を備えている。 - 特許庁

To provide a heat-resistant adhesive sheet which suppresses the oozing of an adhesive from a warp-preventing surface and has excellent adhesivity between a substrate and a metal foil without deteriorating the heat resistance, moisture absorption resistance and reflow resistance of the adhesive sheet, to provide a metal foil-clad laminate using the heat-resistant adhesive sheet, and a circuit board for an area array semiconductor package.例文帳に追加

接着シートの耐熱性や吸湿リフロー性を損なうことなく、また、製造過程に支障を来すことなく、そり防止面の接着剤のしみ出しを抑制した、基材と金属箔との接着性に優れる耐熱性接着シート並びにこれを用いた金属箔張り積層板及びエリアアレイ半導体パッケージ用配線基板を提供する。 - 特許庁

The nonvolatile semiconductor memory device includes: a memory cell array with a plurality of blocks each being the erasing unit; a ready/busy control circuit that outputs a busy signal when an internal operation is being done to the blocks; and a control unit that registers the blocks as defective blocks when the ready/busy control circuit outputs the busy signal in receiving an input of a bad block command.例文帳に追加

不揮発性半導体記憶装置は、消去単位であるブロックを複数有するメモリセルアレイと、ブロックに対する内部動作の実行期間中は、ビジー信号を出力するレディ／ビジー制御回路と、バッドブロックコマンドの入力を受けた時に、レディ／ビジー制御回路がビジー信号を出力している場合は、ブロックを不良ブロックとして登録する制御部と、を具備する。 - 特許庁

The semiconductor storage device includes a memory cell array MA having memory cells MC arranged therein at respective intersections between bit lines BL and word lines WL, a plurality of memory blocks 1 in which the memory cell arrays MA are laminated, and a control circuit configured to apply a voltage to a selected memory cell MC positioned at an intersection between the selected bit line BL and the selected word line WL so that a certain potential difference is applied thereto.例文帳に追加

半導体記憶装置は、メモリセルＭＣがビット線ＢＬ及びワード線ＷＬの交差部に配置されたメモリセルアレイＭＡと、メモリセルアレイＭＡが積層された複数のメモリブロック１と、選択ビット線ＢＬ及び選択ワード線ＷＬの交差部に配置された選択メモリセルＭＣに所定の電位差がかかるよう電圧を印加する制御回路とを備える。 - 特許庁

A semiconductor film 40 formed under a plurality of signal wirings 12 formed on a TFT array substrate 10 is provided with identification display by a slit 92 or a notch 94, so that, even when numbers or the like for identification are not assigned in the signal wirings 12, a predetermined signal wiring 12 to be checked with a probe can be quickly and accurately identified.例文帳に追加

ＴＦＴアレイ基板１０上に形成された複数の信号配線１２の下に形成された半導体膜４０に、スリット９２や、切り欠き部９４による識別表示を設けることによって、信号配線１２にその識別のためのナンバー等が付されていなくとも、プロービングによりチェックすべき所定の信号配線１２を迅速かつ確実に識別可能とした。 - 特許庁

A byte memory cell which constitutes a memory cell array is a semiconductor memory device, which forms a 1-byte memory transistor, arranged long in one direction and of which each junction region and channel region are formed in an active region, and a byte-selecting transistor which is formed in the active region and of which each junction region is directly connected to each junction region of the 1-byte memory transistor.例文帳に追加

メモリセルアレイを構成するバイトメモリセルは、一方向に長く配列されて活性領域にそれぞれの接合領域及びチャンネル領域が形成されている１バイトメモリトランジスタと、活性領域に形成されており、接合領域が１バイトメモリトランジスタにそれぞれの接合領域と直接連結されているバイト選択トランジスタとを含む半導体メモリ装置である。 - 特許庁

The method for manufacturing a semiconductor device comprises a step for preparing a firm macrochip 11, a step for preparing an IC chip 10 having an area 13 for mounting the firm macrochip and an area 15 where a gate array is formed, and a step for mounting the firm macrochip 11 in the mounting area 13 of the IC chip 10.例文帳に追加

本発明に係る半導体装置の製造方法は、ファームマクロが作り込まれたファームマクロチップ１１を準備する工程と、前記ファームマクロチップを搭載するための搭載領域１３及びゲートアレイが形成された領域１５を有するＩＣチップ１０を準備する工程と、前記ＩＣチップ１０における搭載領域１３に前記ファームマクロチップ１１を実装する工程と、を具備するものである。 - 特許庁

The semiconductor storage device includes: a plurality of banks; a global I/O commonly arranged for the banks; local I/O arranged at each sub-array in each bank; an IO switch control circuit for connecting the global I/O to the local I/O in response to an IO switch timing signal SWIO; and a timing control circuit for turning on/off the IO switch timing signal.例文帳に追加

半導体記憶装置は、複数のバンクと、複数のバンクに共通に設けられたグローバルＩ／Ｏと、複数のバンクの各々において複数のサブアレイ毎に設けられたローカルＩ／Ｏと、ＩＯスイッチタイミング信号ＳＷＩＯに応答してグローバルＩ／ＯとローカルＩ／Ｏとを接続するＩＯスイッチ制御回路５０と、ＩＯスイッチタイミング信号をＯＮ／ＯＦＦするタイミング制御回路とを備える。 - 特許庁

The method for forming the memory cell array comprises the step of forming a first floating gate region 42 between isolation regions 45 in a semiconductor substrate, the step of selectively forming a second floating gate region 48 only on the first floating gate region 42, the step of forming a dielectric layer 51 on at least the second floating gate region 48, and the step of forming a control gate layer 52 on the dielectric layer 51.例文帳に追加

アレイの形成方法は、半導体基板内のアイソレーション領域45間に、第1浮遊ゲート領域42を形成するステップと、第1浮遊ゲート領域42上のみに、第2浮遊ゲート領域48を選択的に形成するステップと、少なくとも第2浮遊ゲート領域48上に誘電層51を形成するステップと、誘電層51上に制御ゲート層52を形成するステップとを含む。 - 特許庁

The semiconductor storage device includes: a memory cell array 11 composed of memory cells 21 arranged in a matrix; an X decoder 12 providing a prescribed voltage to gate terminals of the memory cells 21; a Y decoder 13 providing a prescribed voltage to source and drain terminals of the memory cells 21; and a BIST module performing the test by providing a signal to the X decoder 12 and the Y decoder 13.例文帳に追加

半導体記憶装置は、マトリックス状に配置されたメモリセル２１から構成されるメモリセルアレイ１１と、メモリセル２１のゲート端子を所定の電圧とするＸデコーダ１２と、メモリセル２１のソース端子及びドレイン端子を所定の電圧とするＹデコーダ１３と、Ｘデコーダ１２及びＹデコーダ１３に信号を与えて試験を行なうＢＩＳＴモジュールを有している。 - 特許庁

To provide a prober device capable of forming a vertical type probe assembly into a multi-array structure and capable of solving a thermal expansion problem and a signal wire problem, to allow a probing test or a burn-in test concurrently and collectively in a plurality of chips, when inspecting characteristics of a circuit for a highly dense semiconductor chip or the like, and the probe assembly used therefor.例文帳に追加

本発明は、高密度化される半導体チップなどの回路の特性を検査するにあたり、複数のチップに対し一括して同時にプロービングテスト或いはバーンインテストができるように、垂直型プローブ組立体をマルチ配列構造とするとともに熱膨張問題及び信号配線問題を解決したプローバ装置及びこれに用いるプローブ組立体を提供する。 - 特許庁

The semiconductor storage device includes: a reference voltage creating circuit 10 for generating a plate voltage to be supplied to a memory cell array; a plate voltage supplying terminal 20 for supplying the plate voltage from the outside; and a switching circuit 30 for switching the supply of the plate voltage from the plate voltage creating circuit and the supply of the plate voltage from the outside through the above plate voltage supplying terminal.例文帳に追加

メモリセルアレイに供給するプレート電圧を発生する基準電圧生成回路１０と、外部からプレート電圧を供給するためのプレート電圧供給端子２０と、前記プレート電圧発生回路からのプレート電圧供給と前記プレート電圧供給端子を通しての外部からのプレート電圧供給を切替える切替回路３０を有する。 - 特許庁

This semiconductor memory has a bus section and a latch section, the bus section and the latch section are coupled to a corresponding block sense amplifier in the block sense amplifier array to reduce the required number of main data line, plural cell data provided respectively from the block sense amplifier are received in parallel, and they are transmitted in series to a corresponding one main data line in time division manner.例文帳に追加

この半導体メモリ装置は、パス及びラッチ部を有し、該パス及びラッチ部は、前記メインデータラインの必要個数を減らすため、前記ブロックセンスアンプアレイ内の対応するブロックセンスアンプと連結されており、前記ブロックセンスアンプからそれぞれ提供される前記複数個のセルデータを並列に受信し、対応する一つのメインデータラインに時分割的に直列伝送する。 - 特許庁

A nonvolatile semiconductor storage device according to one embodiment comprises a memory cell array including a NAND cell unit having a plurality of memory cells connected in series, in which control gates of the plurality of memory cells are connected to word lines, respectively; and a control circuit performing writing control for applying a prescribed writing voltage to the word lines and setting a threshold voltage in accordance with data.例文帳に追加

一の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルが直列接続されたＮＡＮＤセルユニットを有し、複数のメモリセルの制御ゲートがそれぞれワード線に接続されたメモリセルアレイと、ワード線に所定の書き込み電圧を印加してデータに応じたしきい値電圧を設定する書き込み制御を実行する制御回路とを備える。 - 特許庁

This semiconductor memory is provided with a memory cell array in which memory strings including selection transistors and plural memory cells which are coupled with the transistors and have electric charge catching circuits in gate insulating films respectively are arranged in a matrix shape and a bias circuit 12 which supplies a prescribed potential to gates of memory cells to be coupled with nonselected selection transistors when selection transistors are nonselected.例文帳に追加

選択トランジスタ、およびこの選択トランジスタに結合され、それぞれがゲート絶縁膜中に電荷捕獲回路を有する複数のメモリセルとを含むメモリセルストリングがマトリクス状に配置されたメモリセルアレイと、選択トランジスタが非選択のときに、この非選択な選択トランジスタに結合されるメモリセルのゲートに、所定の電位を供給するバイアス回路１２とを具備することを特徴としている。 - 特許庁

A semiconductor random access memory device with the characteristics of having the matrix of memory cells (C11) that includes the first MIS element (QW11), the drain (3) or the source (4) of the first MIS element (QW11) and the second MIS element (QR11) formed above the first MIS element (QW11), gate input capacity information storage capacitor (CS11) for the second MIS element (QW11). In the matrix of the memory array, the drain of the said first MIS element (QW11) electrically connected to the drain of the second MIS element (QW11), … connecting so that the data line (D1) orthogonally to sense (S1) and word (W1) lines of the each memory cell of the array. 例文帳に追加

第１のMIS素子（Qｗ11）と、第１のMIS素子（Qｗ11）のソース及びドレインのいずれか一方の領域をゲートとして用いて前記第１のMIS素子（Qｗ11）の上に積み重ね形成された第２のMIS素子（QR11）と、この第２のMIS素子（QR11）のゲート入力容量である情報蓄積用のキャパシタ（Cｓ11）とを有したメモリセル（C11）をマトリックス状に配列したメモリアレイにおいて前記第１のMIS素子（Qｗ11）のドレインを第２のMIS素子（QＲ11）のドレインと電気的に結合して、……、データ線（D1）をメモリアレイの各メモリセル間にセンス線（S1）及びワード線（W1）に直交するように配線することを特徴とする半導体ランダムアクセスメモリ装置。 - 特許庁

In the solid state image sensor having a semiconductor substrate having a plurality of photo detecting parts arranged like an array for performing the photoelectric conversion and microlenses formed on the photo detecting parts, the film thickness of the microlens at 0.3 μm centered from its end side of the microlens is not less than 35% of the maximum film thickness of the microlens.例文帳に追加

アレー状に複数配設された光電変換を行う受光部を形成した半導体基板と、前記各受光部上に形成されたマイクロレンズとを少なくとも有する固体撮像装置において、前記マイクロレンズの端辺からマイクロレンズの中央方向に向け０．３μｍ入った部位におけるレンズの膜厚を、マイクロレンズの最大膜厚の３５％以上としたことを特徴とする固体撮像装置。 - 特許庁

A semiconductor memory device 1 includes a memory cell array H40 having a plurality of memory cells, an SR timer circuit H80 deciding a period of self-refresh of the memory cells, a refresh counter H20 generating an internal address signal being an object of self-refresh, and a circuit outputting a pulse activation signal for executing continuous refresh operation in one period of self-refresh.例文帳に追加

本発明の一態様に係る半導体記憶装置１は、複数のメモリセルを有するメモリセルアレイＨ４０と、メモリセルのセルフリフレッシュの周期を決定するＳＲタイマー回路Ｈ８０と、セルフリフレッシュの対象となるメモリセルの内部アドレス信号を生成するリフレッシュカウンタＨ２０と、セルフリフレッシュの１周期間に、連続してリフレッシュ動作を実行するためのパルス活性信号を出力する回路とを備えるものである。 - 特許庁

The nonvolatile semiconductor storage device includes a memory cell array having a plurality of blocks respectively including a plurality of memory cells to store normal data in normal blocks among the plurality of blocks and store a time code set in each of the normal blocks and for including time data corresponding to a time when the last write operation of the normal block is executed in time code blocks among the plurality of blocks.例文帳に追加

不揮発性半導体記憶装置は、複数のメモリセルをそれぞれ含む複数のブロックを有し、前記複数のブロックのうちの通常ブロックに、通常のデータが記憶され、前記複数のブロックのうちのタイムコードブロックに、前記通常ブロック毎に設定され且つ前記通常ブロックの最後の書き込み動作を実行した時間に対応する時間データを含むタイムコードが記憶されたメモリセルアレイを備える。 - 特許庁

To provide a method of discriminating a combination of an electrode and an organic semiconductor which have improved electron injection efficiency and hole injection efficiency in an organic TFT, to achieve two kinds of n-channel and p-type TFTs, and to provide a complementary organic thin film transistor (organic CTFT) and a complementary organic TFT array forming a desired circuit configuration using the organic CTFT.例文帳に追加

有機ＴＦＴにおいて、電子注入効率とホール注入効率を改善した電極と有機半導体の組み合わせをそれぞれ判別する手法を提供し、また、ｎ型チャネルＴＦＴとｐ型チャネルＦＥＴの２種類のＴＦＴを実現し、相補型有機薄膜トランジスタ（有機ＣＴＦＴ）および、有機ＣＴＦＴによる所望の任意回路構成を形成する相補型有機ＴＦＴアレイを提供する。 - 特許庁

In the solid state image sensor where a plurality of light receiving portions 12 are arranged in two-dimensional array in the light receiving region of a semiconductor substrate and a top microlens 19 is placed above each light receiving portion 12 in correspondence therewith, the top microlens 19 provided on the periphery of the light receiving region is made thinner than the top microlens 19 provided in the center of the light receiving region.例文帳に追加

半導体基板の受光領域に複数の受光部１２が２次元アレイ状に配列形成されると共に各受光部１２の上にトップマイクロレンズ１９が各受光部１２対応に積層される固体撮像素子において、受光領域の中央部に設けられるトップマイクロレンズ１９の厚さに対して受光領域の周辺部に設けられるトップマイクロレンズ１９の厚さを薄くする。 - 特許庁

Concerning the semiconductor integrated circuit having a memory cell array 1, plural word lines 2, plural bit lines 8, a selector circuit 3 and plural sense amplifiers 4, this circuit is provided with plural sense amplifier enable signal lines 5 respectively individually connected to the plural sense amplifiers and a sense amplifier activate signal generating circuit 6 for independently outputting a sense-amplifier-enable signal at arbitrary timing.例文帳に追加

メモリセルアレイ１と、複数のワード線２と、複数のビット線８と、セレクタ回路３と、複数のセンスアンプ４とを有する半導体集積回路において、複数のセンスアンプのそれぞれに個別に接続される複数のセンスアンプイネーブル信号線５と、複数のセンスアンプイネーブル信号線５に接続されて、独立的に任意のタイミングでセンスアンプイネーブル信号を出力するセンスアンプ活性化信号発生回路６とを備える。 - 特許庁

In the semiconductor circuit adopting a gate array composed of arrayed basic cells each including a pair of PMOS transistor 11 and NMOS transistor 12 whose gates are mutually connected, only the NMOS transistor 12 is utilized as a circuit element, and the source and drain of the PMOS transistor 11, which is not utilized as the circuit element, are connected to the ground GND while the back gate is connected to the power supply Vdd.例文帳に追加

ゲートが相互に接続されたＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２とのペアを含む基本セルが配列されたゲートアレイを採用した半導体回路であって、ＮＭＯＳトランジスタ１２のみを回路素子として利用するとともに、回路素子として利用しないＰＭＯＳトランジスタ１１のソースとドレインをグラウンドＧＮＤに接続するとともにバックゲートを電源Ｖｄｄに接続した。 - 特許庁

The charge trap type 3-level nonvolatile semiconductor memory and its driving method are provided with a memory array including a plurality of memory elements capable of storing data in at least two charge trap areas in a current moving direction, and a page buffer driven to map a set of first to third bit data in the threshold voltage groups of the two charge trap areas constituting a set.例文帳に追加

本発明の電荷トラップ型の３−レベル不揮発性半導体メモリ装置及びその駆動方法は、それぞれが電流の移動方向に沿って少なくとも二つの電荷トラップ領域にデータを記憶することができる複数のメモリ素子を持つメモリアレイと、一組の第１〜第３ビットのデータを、一組をなす二つの前記電荷トラップ領域のスレショルド電圧グループにマッピングするように駆動されるページバッファーとを備える。 - 特許庁

A semiconductor memory device includes a plurality of input/output ports different from one another, a memory array divided into a plurality of memory regions different from one another, and a selection control section that variably controls access paths between the memory regions and the input/output ports such that each of the memory regions is accessed through at least one of the input/output ports.例文帳に追加

半導体メモリ装置において、互いに異なった複数個の入出力ポートと、互いに異なった複数個のメモリ領域に分割されたメモリアレイと、前記メモリ領域のそれぞれが前記入出力ポートのうち少なくとも１つ以上の入出力ポートを通じてそれぞれアクセスされるように前記メモリ領域と前記入出力ポートの間のアクセス経路を可変的に制御する選択制御部と、を備える。 - 特許庁

A semiconductor memory provided with an access sequencer for simultaneously accessing a plurality of memory cells in the direction of data lines 111 to 114 and the direction of word lines 101 to 104 at the time of a write access to the memory array 100 of the above constitution and a test decoder 300 which is a control signal generation circuit improves write access processing efficiency and shortens test access time by using the test decoder 300.例文帳に追加

前記構成のメモリアレイ１００に対して、書込みアクセスにおいてデータ線１１１，１１２，１１３，１１４方向、及びワード線１０１，１０２，１０３，１０４方向に複数のメモリセルを同時にアクセスするアクセスシーケンサ、及び制御信号生成回路としてのテストデコーダ３００を設け、前記テストデコーダ３００を用いて、書込みアクセス処理効率の向上を図り、テストアクセス時間を削減する。 - 特許庁

In the nonvolatile semiconductor memory device for programming memory cells which have a first or a second logic status, and for deleting them in sector units in accordance with input data having a plurality of bit information, the memory cell transistors of cell array block and transistors of column decoder block have a plurality of sectors which are formed by sharing a bulk area, to provide a sector structure formed of the shared bulk.例文帳に追加

第１または第２論理状態を有するメモリセルを、複数のビット情報を有する入力データに応じてプログラムしセクタ単位に消去する不揮発性半導体メモリ装置において、セルアレイブロックのメモリセルトランジスタとコラムデコーダーブロックのトランジスタが一つのバルク領域を共有して形成されたセクタを複数有し、共有バルクで形成されたセクタ構造を有する半導体メモリ装置とした。 - 特許庁