「semiconductor array」に関連した英語例文の一覧と使い方(32ページ目) - Weblio英語例文検索

The nonvolatile semiconductor memory comprises a memory cell array region 210 where a plurality of memory cells 100, having two MONO memory cells 108A and 108B controlled by a word gate 104 and control gates 106A and 106B, are arranged in directions A and B, and fist and second select regions 220 and 222.例文帳に追加

不揮発性半導体記憶装置は、ワードゲート１０４とコントロールゲート１０６Ａ，１０６Ｂにより制御される２つのＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモリセル１００を、方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域２１０と、第１，第２の選択領域２２０，２２２とを有する。 - 特許庁

In this non-volatile semiconductor memory, a constant current circuit C0 is arranged in parallel to a NMOS diode N5 converting the detected current of an array cell side into voltage, and a constant current circuit C1 is arranged in parallel to a NMOS diode N6 converting the detected current of a reference cell side into voltage.例文帳に追加

本発明の不揮発性半導体記憶装置では、アレイセル側の検出電流を電圧に変換するＮＭＯＳダイオードＮ５と並列に定電流回路Ｃ０を配置し、リファレンスセル側の検出電流を電圧に変換するＮＭＯＳダイオードＮ６と並列に定電流回路Ｃ１を配置する。 - 特許庁

The array substrate includes a base substrate 100, a plurality of pixel electrodes, a plurality of first conductive lines (gate lines 110), a plurality of second conductive lines (data lines 140), and semiconductor patterns 130 interposed between the first conductive lines and the second conductive lines at crossing parts of the first and second conductive lines.例文帳に追加

ベース基板１００、多数の画素電極、多数の第１導電配線（ゲート線１１０）、多数の第２導電配線（データ線１４０）、第１導電配線と第２導電配線の交差部において第１導電配線と第２導電配線の間に介在される半導体パターン１３０を含むことを特徴とする。 - 特許庁

To solve the problem of disturbing a high-speed operation due to a mixture of an interference noise generated at one bit line of adjacent bit lines to each other with the other bit line in a semiconductor device only by a memory cell layout without increasing the area of a memory cell array.例文帳に追加

半導体装置において、互いに隣接するビット線どうしのうちの一方のビット線で発生する干渉ノイズが他方のビット線に混入しないようにして、この混入により高速動作を阻害するという問題を、メモリセルアレイ部における面積を増大させることなく、メモリセルレイアウトのみで解決する。 - 特許庁

The semiconductor storage device has a low power consumption mode which uses the redundancy and a high speed performance mode which does not use the redundancy, and includes a variable delay circuit 4 for changing timing for issuing a cell array control signal to select the memory cell, in the low power consumption mode and high speed performance mode.例文帳に追加

半導体記憶装置は、リダンダンシを使用する低消費電力モードと、リダンダンシを使用しない高速動作モードとを有し、低消費電力モードと高速動作モードとで、メモリセルを選択するためのセルアレイ制御信号を発行するタイミングを変更するための遅延量可変回路４を備えている。 - 特許庁

A semiconductor integrated circuit device is composed of memory cell array regions 101 which are arranged in parallel along lateral long sides, two pad regions 102 which are provided with pads disposed in rows and each arranged near short sides, and a peripheral circuit element region 103 located between the two pad regions 102.例文帳に追加

左右両長辺寄りに並行に配置したメモリセルアレイ領域１０１と、この二つのメモリセルアレイ領域１０１の中央部で、且つ上下各短辺側に複数列のパッドを設けた二つのパッド領域１０２と、この二つのパッド領域１０２の中間に配置した周辺回路素子領域１０３とを構成する。 - 特許庁

A semiconductor memory device includes a memory cell array MA including memory cells MC arranged at respective crossing parts between a bit line BL and a word line WL, and a dummy word line DummyWL which is formed at wiring layer same as the word line WL and formed to cross the bit line BL in an upper part of a bit line driver 25.例文帳に追加

半導体記憶装置は、ビット線ＢＬとワード線ＷＬとの各交差部に配置されたメモリセルＭＣを含むメモリセルアレイＭＡと、ワード線ＷＬと同一の配線層に形成され、ビット線ドライバ２５の上部の領域でビット線ＢＬと交差するように形成されたダミーワード線ＤｕｍｍｙＷＬとを備える。 - 特許庁

To provide a semiconductor device, wherein a plurality of input signals are inputted to a memory cell array through contending circuits, and memory macros can be automatically designed, without changing data setup time or data hold time, while different basic cells are not prepared with respect to a plurality of memory macros of different storage capacities.例文帳に追加

複数の入力信号が、競合回路を経由してメモリセルアレイに入力される半導体装置において、記憶容量の異なる複数のメモリマクロに対してそれぞれ異なる基本セルを用意することなく、データ・セットアップタイム、データ・ホールドタイムを変えずに、メモリマクロを自動設計できる半導体装置を提供する。 - 特許庁

The semiconductor integrated circuit device is provided with a gate array part 12, in which a plurality of transistors 14 are included and an arbitrary circuit is constituted by forming wiring between the transistors, and at least one IP (intellectual property) part 13, which includes a plurality of transistors and a plurality of wirings connecting the transistors and has prescribed functions.例文帳に追加

複数のトランジスタ１４を含み、これら複数のトランジスタ相互間で配線が施されることで任意の回路が構成されるゲートアレイ部１２と、複数のトランジスタとこれら複数のトランジスタ相互を接続する複数の配線とを含み、所定の機能を有する少なくとも１つのＩＰ（Intellectual Property）部１３とを具備する。 - 特許庁

A nonvolatile semiconductor memory device includes a memory section comprising a memory cell array in which nonvolatile memory cells are disposed in matrix and having a binary data storage region for storing binary data with single threshold for data identification and a multi-valued data storage region for storing multi-valued data with multiple thresholds for data identification, and a memory controller controlling the memory section.例文帳に追加

不揮発性メモリセルをマトリクス状に配列してなるメモリセルアレイからなり、データ識別のしきい値が１つの２値データを記憶する２値データ記憶領域とデータ識別のしきい値が複数の多値データを記憶する多値データ記憶領域とを有するメモリ部と、このメモリ部を制御するメモリコントローラとを備える。 - 特許庁

To carry out simultaneously a short circuit revision of TFT (Thin Film Transistor) semi conductor layer by simultaneously etching a short circuit position with the semiconductor in etching a protective film, which is set an outer surface of a pixel electrode in preparing an array substrate for a liq. crystal display device, and to dispense a special process for restoring a short circuit.例文帳に追加

液晶表示装置用のアレイ基板の製造に当たり、保護膜を画素電極の外側に設け、この保護膜のエッチング時に、半導体との短絡箇所も同時にエッチングすることにより、ＴＦＴ半導体層の短絡修正を同時に実施し、短絡修復のための特別な工程を不要にする。 - 特許庁

The nonvolatile semiconductor memory device has a memory cell array 1 using electrically rewritable NAND cells, a column decoder 4, a bit line control circuit 2, a word line control circuit 6, and a data input/output buffer 4, wherein previous writing and confirmation reading are performed after batch erasing of data to put erased memory cells into a desired threshold-value range.例文帳に追加

電気的書き換え可能なＮＡＮＤ型セルを用いたメモリセルアレイ１、カラムデコーダ４、ビット線制御回路２、ワード線制御回路６、データ入出力バッファ４を有し、データの一括消去後に事前書き込みと確認読み出しを行って消去されたメモリセルを、所望のしきい値範囲に追い込むようにした。 - 特許庁

A light source unit has a constitution integrating a holder member 332 (1st member) for holding a coupling lens 302 with a base member (2nd member) for holding a control substrate 313 mounting a surface light-emitting type semiconductor laser array 301 thereon by jointing them on the reference surface perpendicular to the optical axis of the coupling lens 302 and fastening them by screws.例文帳に追加

光源ユニットは、カップリングレンズ３０２を保持するホルダ部材３３２（第１の部材）と、面発光型半導体レーザアレイ３０１を実装した制御基板３１３を保持するベース部材（第２の部材）とを、カップリングレンズ３０２の光軸に直交する基準面で接合し、ねじで締結することで一体化した構成となっている。 - 特許庁

A memory array part as a DRAM or an SRAM is provided in the package of a memory IC chip as a semiconductor memory device, and in addition to this, a plurality of interface modules corresponding to various memory types such as an SDR, a DDR, a DDR2...a DDR(n), the SRAM, a DPRAM, a FIFO are also provided.例文帳に追加

半導体メモリ装置としてのメモリＩＣチップのパッケージ内に、ＤＲＡＭ又はＳＲＡＭとしてのメモリアレイ部が設けられていることに加え、例えばＳＤＲ、ＤＤＲ、ＤＤＲ２・・・ＤＤＲ（ｎ）、ＳＲＡＭ、ＤＰＲＡＭ、ＦＩＦＯ等の各種のメモリタイプに応じた複数のインターフェースモジュールも設けられているようにする。 - 特許庁

The semiconductor storage device includes: a memory cell array MA in which the memory cells MC configured of a series connection of diodes Di and variable resistors VR are arranged at crossing parts of a plurality of bit lines BL and a plurality of word lines WL; and a control circuit for alternatively driving the bit line BL and the word line WL.例文帳に追加

半導体記憶装置は、ダイオードＤｉと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣが複数のビット線ＢＬ及び複数のワード線ＷＬの交差部に配置されたメモリセルアレイＭＡと、ビット線ＢＬ及びワード線ＷＬを選択駆動する制御回路とを備える。 - 特許庁

A semiconductor device comprises: a plurality of transistors having a gate electrode extending in a first direction; transistor arrays 54 in which the plurality of transistors are disposed in a second direction crossing the first direction; and pad electrodes 50 that are disposed in the first direction of the transistor array and are electrically connected to source regions of the plurality of transistors.例文帳に追加

第１の方向に延在するゲート電極を有する複数のトランジスタを有し、複数のトランジスタが第１の方向と交差する第２の方向に配置されたトランジスタアレイ５４と、トランジスタアレイの第１の方向に配置され、複数のトランジスタのソース領域に電気的に接続されたパッド電極５０とを有する。 - 特許庁

Further, 1st angles of rotation which are unique to the semiconductor laser array 10 and have an axis on the long-axis direction of the light emission parts 12 by the laser groups to the reference axis and 2nd angles of rotation which have an axis on an advancing direction of the laser are measured and according to the angles of rotation, the angles of the 1st lenses are set.例文帳に追加

更に、予め当該半導体レーザアレイ１０に固有の、基準軸に対する各レーザグループ毎の発光部１２において長軸方向を軸とした第１回転角度及びレーザ進行方向を軸とした第２回転角度を計測し、当該回転角度に基づいて、各第１レンズの角度を設定する。 - 特許庁

The color solid-state imaging device comprises a plurality of first type and second type pixels arranged in two-dimensional array on the surface of a semiconductor substrate wherein each pixel outputs two different signals independently, and spectral sensitivity (Fig. 3(a)) of the first type pixel is different from spectral sensitivity (Fig. 3(b)) of the second type pixel.例文帳に追加

半導体基板の表面に複数の第１種及び第２種の画素が二次元アレイ状に配列形成され、各画素が夫々２つの異なる信号を独立に出力するカラー固体撮像装置であって、第１種の画素の分光感度（図３（ａ））と、第２種の画素の分光感度（図３（ｂ））とが、異なる分光感度である。 - 特許庁

The designing method for the semiconductor integrated circuit generates specifications specifying the structure, specifications, etc., of required hardware and specifies the unused bit array in code data composed of a specific number of binary bits to generate an RTL description showing whether or not the respective bits of all required code data need to be compared.例文帳に追加

本半導体集積回路の設計方法は、所要のハードウエアの構造及び仕様等を指定する仕様書を生成し、２値の所定数ビットから成るコードデータのうちの使用しないビット列を指定し、所要の全てのコードデータの各ビットに対する比較処理の必要性の有無を示すＲＴＬ記述を生成する。 - 特許庁

This optical information processing device has a constitution where a semiconductor operation circuit chip 17, the light-receiving element array which is formed integrally in one body on the chip and constituted by burying light-receiving elements 19 in penetration holes formed on a substrate, and a glass substrate 16 with a diffraction optical element which is provided with the diffraction optical element are formed in one body.例文帳に追加

光情報処理装置を、半導体演算回路チップ１７と、この半導体演算回路チップ上に一体化され、基板に形成した貫通穴へ受光素子１９を埋め込んで構成する受光素子アレイと、回折型光学素子を備えた回折型光学素子付ガラス基板１６とを一体化した構成とする。 - 特許庁

As a wiring board 1 in a semiconductor package, such as ball grid array, chip scale package or multichip module, or as wiring board 42 of an electronic apparatus, a substrate is employed as composed of a material containing silica alumina gel or coated with that material, or a substrate is employed as formed by hardening through a burning process.例文帳に追加

ボールグリットアレイ、チップスケールパッケージ若しくはマルチチップモジュール等における半導体パッケージ内部の配線基板１、又は電子機器の配線基板４２に、シリカアルミナゲルを含有した材料から構成若しくは表面に付着させた基板、又は焼成工程にて硬化して形成した基板を用いる。 - 特許庁

A laser luminous flux emitted from each individual light emitting point of a semiconductor laser array 10 and made into a parallel luminous flux with a collimating lens 11, is separated into a pair of laser luminous fluxes composed of a linear polarizing component which is mutually orthogonally crossed with a double image member 13, after made into a circular luminous flux with a 1/4 wavelength plate 12.例文帳に追加

半導体レーザーアレイ１０の個々の発光点から発してコリメートレンズ１１によって平行光束にされたレーザー光束は、１／４波長板１２によって円偏光にされた後に、複像部材１３によって、互に直交する直線偏光成分からなる一対のレーザー光束に分離される。 - 特許庁

The MONOS memory 2 has a memory cell array in which a plurality of memory cells storing data by accumulating electric charges in an electric charge trap in a plurality of ferroelectric films laminated on the semiconductor are arranged in a matrix state and memory cells are connected by a plurality of common lines of a row direction and a column direction.例文帳に追加

ＭＯＮＯＳメモリ２が、半導体上に積層された複数の誘電体膜内の電荷トラップに電荷を蓄積してデータを記憶する複数のメモリセルを行列状に配置させ、行方向および列方向の複数の共通線によりメモリセル間を接続させたメモリセルアレイを有している。 - 特許庁

In the respective ridge parts 13, a central position in the width direction of the Au plating layer 14 is intentionally displaced to a central position in the width direction of its lower light emitting part 7, and the shear strain is applied to the respective light emitting parts 7 in a stage before mounting the semiconductor laser element array 8 on the sub-mount 6.例文帳に追加

各リッジ部１３において、Ａｕメッキ層１４の幅方向の中心位置は、その下方の発光部７の幅方向の中心位置に対して意図的に変位され、半導体レーザ素子アレイ８をサブマウント６に実装する前の段階で各発光部７に剪断歪みが加わるようになっている。 - 特許庁

The magnetoresistance RAM comprises a plurality of P-N diodes formed in a plurality of N^+-type regions in a semiconductor substrate, a barrier conductive layer, the MTJ and the word line laminated on a P-type impurity region to an MRAM cell array so that one end of the N^+-type region is coupled to a bit line, and the other end is connected to the cell plate via a diode.例文帳に追加

半導体基板内の複数のＮ＋領域に複数のＰ−Ｎダイオードを形成し、Ｐ型不純物領域の上に、バリヤー導電層、ＭＴＪ、及びワードラインを積層してＭＲＡＭセルアレイとし、Ｎ＋領域の一端はビットラインと連結し、他端はダイオードを介してセルプレートと接続する。 - 特許庁

The solid-state imaging device includes photodetection units 1 which are formed in a semiconductor substrate and accumulates luminance information, corresponding to the photodetection quantity of incident light and an imaging unit 3, where the plurality of photodetection units 1 are disposed in two dimensions, the photodetection units 1 being disposed varying interval of an array, going from the center to the outer periphery of the imaging unit 3.例文帳に追加

半導体基板内に形成され、入射光の受光量に応じた輝度情報を蓄積する受光部１と、受光部１が２次元状に複数配置された撮像部３とを備え、受光部１は、撮像部３の中心から外周に向かって、配列の間隔を変化させて配置されている。 - 特許庁

At an end in the row direction of a cell array of NAND cells in which selection gate transistors having a stacked gate structure are connected in series to a plurality of memory cell transistors having a stacked gate structure on a semiconductor substrate 30 of an NAND type flash memory, an STI region 20 is formed in the column direction, and dummy NAND cells are formed at an end portion in the row direction.例文帳に追加

NAND型フラッシュメモリの半導体基板30上に積層ゲート構造を有する複数のメモリセルトランジスタに直列に積層ゲート構造を有する選択ゲートトランジスタを接続したNANDセルのセルアレイの行方向端には列方向にSTI 領域20が形成され、行方向端部にダミー用NANDセルが形成されている。 - 特許庁

To provide a mounting structure, capable of reducing a memory size and sufficiently ensuring the interval between a word line and first and second charge accumulation sections for recording information for changing a memory cell into an array for a memory, that can make a semiconductor non-volatile memory cell operate by a simpler method and can reduce the manufacturing cost.例文帳に追加

半導体不揮発性メモリセルをより簡便な方法で動作させることができ、かつ製造コストの低減が可能であるメモリについて、メモリサイズの低減化とともに、ワード線と、情報を記録する第１及び第２電荷蓄積部との間隔を十分に確保してメモリセルをアレイ化できる実装構造を提供する。 - 特許庁

The semiconductor storage device includes a plurality of memory mats MAT0 to MAT8 arranged in line and a column of sense amplifier array SAA disposed between the neighboring memory mats, and activates each dummy word line DWL in the memory mats neighboring to the selected memory mat by responding to an activated word line WL in the selected memory mat.例文帳に追加

一列に配列された複数のメモリマットＭＡＴ０〜ＭＡＴ８と、隣り合うメモリマットの間に配置されたセンスアンプ列ＳＡＡとを備え、選択されたメモリマットにおけるワード線ＷＬの活性化に応答して、当該選択されたメモリマットの隣にあるメモリマットにおけるダミーワード線ＤＷＬを活性化する。 - 特許庁

To resolve the problem of memory cell region size increase and large increase of memory cell array region, in the case that the size of the memory cell region increases in the row direction, caused by the influence of the connection hole for connecting a first layer bit line and a second layer bit line in a semiconductor memory device constituted by the bit lines of two layers.例文帳に追加

２層のビット線で構成される半導体記憶装置において、第１層のビット線と第２層のビット線を接続する接続孔の影響により、メモリセル領域の行方向のサイズ大きくなる場合に、メモリセル領域のサイズが拡大し、さらにはメモリセルアレイ面積が大幅に拡大する。 - 特許庁

To output normal output data to the external even when data outputted from a memory cell array are defective data whose doubtful output data are not fixed on 'H' or 'L' when an address indicated by an address signal supplied from the external to a semiconductor memory such as a masked ROM coincides with a redundant address.例文帳に追加

マスクＲＯＭなどの半導体記憶装置に関し、外部から供給されるアドレス信号が示すアドレスが冗長アドレスと一致した場合、メモリセルアレイから出力されたデータが疑義出力データが「Ｈ」又は「Ｌ」に固定されない不良データである場合においても、正常な出力データを外部に出力する。 - 特許庁

A nonvolatile semiconductor memory device has one word gate 104 and a memory cell array 200 in which twin memory cells 100 having first and second nonvolatile memory cells 108A, 108B controlled by first and second control gates 106A, 106B are arranged respectively in the directions of column and row.例文帳に追加

不揮発性半導体記憶装置は、１つのワードゲート１０４と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂにより制御される第１，第２の不揮発性メモリセル１０８Ａ，１０８Ｂとを有するツインメモリセル１００を、列方向及び行方向にそれぞれ複数配列してなるメモリセルアレイ２００を有する。 - 特許庁

The semiconductor device includes the package substrate 1, a plurality of first external terminals 8A arranged on one surface side of the package substrate 1 in an array, and a plurality of second external terminals 8B arranged on one surface side of the package substrate 1 and separating from the plurality of first external terminals 8A.例文帳に追加

本発明の例に係る半導体装置は、パッケージ基板１と、パッケージ基板１の一面側にアレイ状に並んで配置される複数の第一の外部端子８Ａと、パッケージ基板１の一面側に複数の第一の外部端子８Ａから離れて配置される複数の第二の外部端子８Ｂとを備える。 - 特許庁

To improve a yield and an efficiency of assembly by uniformizing beam spot characteristics and stabilizing image quality, and also correcting positional accuracy to a coupling lens by simple adjustment, even when variation is caused in light-emitting positions among light-emitting sources accompanying an mounting error of a semiconductor laser array chip.例文帳に追加

ビームスポット特性の均一化及び画像品質の安定化を図るとともに、半導体レーザアレイのチップ実装誤差に伴う発光源間の発光点の位置にばらつきが生じる場合でも、カップリングレンズに対する配置精度を単純な調整により修正することで、歩留まりを向上させ、組立効率を向上させる。 - 特許庁

To provide a laser irradiation technology which prevents adverse effects due to returned light reflected from an irradiating body, when performing crystallization etc. using a lens array, keeps the stability of a laser oscillator high, and can carry out the uniform laser treatment, and to provide a crystallization method and a semiconductor device manufacturing method that uses the technology.例文帳に追加

レンズアレイを用いて結晶化等を行う際に照射体において反射した戻り光による悪影響を回避した、レーザ発振器の安定性を高く保ち、かつ均一なレーザ処理をすることができるレーザ照射技術、並びにそれを用いる結晶化方法及び半導体装置の作製方法の提供。 - 特許庁

This semiconductor integrated circuit comprises a power transistor arranged in a transverse direction, an array of the contact pads for power supply distributed on the transistor, means for providing current which is dispersed mainly vertically from the contact pads to the transistor, and means for connecting the power supply to each contact pad.例文帳に追加

本半導体集積回路は、横方向に配置されたパワー・トランジスタ、トランジスタ上に分布する電力供給コンタクト・パッドの配列、コンタクト・パッドからトランジスタへ主として垂直方向の分散した電流を提供するための手段、および電源を各コンタクト・パッドへ接続するための手段を含む。 - 特許庁

This semiconductor memory is provided with a memory cell array divided into plural memory mats, a memory mat selecting circuit 71 selecting a memory mat to be activated, and a burn-in test mode detecting circuit 76 generating a burn-in test mode detecting signal BI being made an active state when a burn-in test is performed.例文帳に追加

本発明の半導体記憶装置は、複数のメモリマットに分割されたメモリセルアレイと、活性化されるメモリマットを選択するメモリマット選択回路と、バーンイン試験が実施される場合に活性状態となるバーンイン試験モード検出信号ＢＩを生成するバーンイン試験モード検出回路７６を備える。 - 特許庁

To provide a multiple linear lattice array package, which is provided with a package drum body mounted with semiconductor chips and through which input/output nodes for feeding electrical signals to the chips are exposed, and is provided with lead frames for making the input/output nodes of the package drum body connect electrically with an external power supply.例文帳に追加

半導体チップが実装されその半導体チップに電気的な信号を供給するための入出力ノードが露出されたパッケージ胴体及びパッケージ胴体の入出力ノードを外部電源と電気的に接続させるリードフレームを備えたマルチプルライン格子アレイパッケージ及びその製造方法を提供する。 - 特許庁

To achieve a higher speed for erasure processing without making external control complicated in a nonvolatile semiconductor memory device provided with a plurality of memory blocks where a plurality of electrically writable and erasable nonvolatile memory cells are arranged in an array form to enable batch data erasure, and redundant blocks to replace the memory blocks.例文帳に追加

電気的に書き込み消去可能な不揮発性のメモリセルをアレイ状に複数配列して一括データ消去可能に形成されたメモリブロックの複数と、メモリブロックを置換可能な冗長ブロックを備えてなる不揮発性半導体記憶装置において、外部の制御を煩雑にせず消去処理の高速化を図る。 - 特許庁

Wide-intervals (including bonding pads 2a colored in gray) of both side corners of one or more sides of the semiconductor chip are bonded with connection specifications of zigzag pad constitution, and narrow intervals nearby the center (including uncolored bonding pads 2a) are bonded with single-array specifications.例文帳に追加

半導体チップの１以上の辺の両サイドコーナー部の間隔の広い部分（グレーに着色されたボンディングパッド２ａを含む部分）は、千鳥パッド構成の接続仕様でボンディングし、中央近傍の間隔が狭くなる部分（着色されていないボンディングパッド２ａを含む部分）では単列仕様にてボンディングする。 - 特許庁

The nonvolatile semiconductor memory includes a unit cell array MAT00 which has bit lines BL0i to BL2i, word lines WL0i, WL1i intersected by the bit lines BL0i to BL2i, and memory cells MC0 to MC3 connected between the bit lines BL0i to BL2i and the word lines WL0i, WL1i at intersections thereof.例文帳に追加

不揮発性半導体記憶装置は、ビット線ＢＬ０ｉ〜ＢＬ２ｉ、ビット線ＢＬ０ｉ〜ＢＬ２ｉと交差するワード線ＷＬ０ｉ、ＷＬ１ｉ、及びビット線ＢＬ０ｉ〜ＢＬ２ｉ及びワード線ＷＬ０ｉ、ＷＬ１ｉの交差部で両配線間に接続されたメモリセルＭＣ０〜ＭＣ３を有する単位セルアレイＭＡＴ００を備える。 - 特許庁

Therefore, UV rays irradiating semiconductor elements such as TFTs possessed by the data line driving circuit 101 and the scanning line driving circuit 104 can be blocked by the light shielding films 201a, 201b when a sealing material 52 or a sealing portion 156 is irradiated with UV rays through the TFT array substrate 10 during manufacturing the liquid crystal device 1, and damages on the semiconductor elements by UV rays can be decreased.例文帳に追加

したがって、遮光膜２０１ａ及び２０１ｂによれば、液晶装置１の製造時に、ＴＦＴアレイ基板１０側からシール材５２或いは封止部１５６にＵＶ光を照射する際に、データ線駆動回路１０１及び走査線駆動回路１０４の夫々が有するＴＦＴ等の半導体素子に照射されるＵＶ光を遮ることができ、これら半導体素子がＵＶ光によって受けるダメージを低減できる。 - 特許庁

A VPP generating circuit 100 included in a semiconductor integrated circuit comprises a VPP dividing circuit 10 dividing boosting voltage VPP, a VDDA dividing circuit 11 dividing array voltage supplied to a memory cell array region, a VREFD generating circuit 12 generating reference voltage VREFD based on an output of the VDDA dividing circuit 11, and a comparator section 13 comparing reference voltage VREFD with voltage VPPn outputted by the VPP dividing circuit 10.例文帳に追加

本発明に係る半導体集積回路に含まれるＶＰＰ発生回路１００は、昇圧電圧ＶＰＰを分割するＶＰＰ分割回路１０、メモリセルアレイ領域に供給するアレイ電圧を分割するＶＤＤＡ分割回路１１、ＶＤＤＡ分割回路１１の出力に基づき基準電圧ＶＲＥＦＤを発生するＶＲＥＦＤ発生回路１２、および基準電圧ＶＲＥＦＤとＶＰＰ分割回路１０の出力する電圧ＶＰＰｎとを比較するコンパレータ部１３とを含む。 - 特許庁

To provide a phase inversion mask which can improve the yield and reliability of a semiconductor element by equalizing the limit sizes of a light transmission pattern formed on a wafer in respective directions by using conventional exposure wavelength when the pattern of a light transmission area formed on the phase inversion mask is different in array pitch with the direction and its manufacturing method.例文帳に追加

位相反転マスクに形成される透光領域のパターンの各方向の配列ピッチが異なる場合に、従来の露光波長を使用して、ウエハに形成される透過光パターンの限界寸法を各方向に亘って同じにし、半導体素子の歩留まり及び信頼性を向上し得る位相反転マスク及びその製造方法を提供する。 - 特許庁

To prevent degradation of an electron emission characteristic caused by increase of a work function due to deposit on an upper electrode, in an image display device having an array of thin-film electron sources each having a lower electrode, an upper electrode, and an electron acceleration layer comprising an insulating material and a semiconductor between them, and emitting electrons from the upper electrode, and a phosphor screen.例文帳に追加

下部電極と上部電極、その間に絶縁体や半導体からなる電子加速層を有し、上部電極から電子を放出する薄膜電子源アレイと蛍光面を有する画像表示装置において、上記上部電極への付着物による仕事関数の増大に金する電子放出特性の低下を抑制する。 - 特許庁