「直方導体」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

メモリ領域ＡＲ１は、垂直方向に延びるメモリ柱状半導体層３５と、その側面を取り囲むように形成された電荷蓄積層３４ｂと、電荷蓄積層３４ｃを取り囲むように形成された第１〜第４ワード線導電層３１ａ〜３１ｄとを備える。例文帳に追加

The memory region AR1 includes a memory columnar semiconductor layer 35 which extends in a vertical direction, a charge storage layer 34b formed surrounding a side surface thereof, and first to fourth word line conductive layers 31a to 31d formed surrounding the charge storage layer 34c. - 特許庁

多数の電極層５および多数の誘電体層６を交互に積層して成る積層体を備えたコンデンサ素子において、前記多数の電極層５に対して垂直方向に前記積層体を貫通する貫通孔９に導体が充填されて成る引き出し電極部１０を有する。例文帳に追加

The capacitor element comprising a large number of electrode layers 5 and a large number of dielectric layers 6 laid in layers alternately has a lead-out electrode portion 10 formed by filling a through hole 9 extending in the direction perpendicular to the large number of electrode layers 5 with a conductor. - 特許庁

然る後に、基板１５を複数に切り分けることによって、直方体状の基体２の前端面と表面と後端面と裏面の連続した４面に渡って導体膜３が分断部８を介して形成されて成る表面実装型アンテナ１を複数作り出す。例文帳に追加

After that, the substrate 15 is cut into a plurality of parts, thereby forming a plurality of surface-mounting antennas 1 in which the conductor film 3 is formed on continuous four surfaces i.e. a front end surface, a surface, a rear end surface and a rear surface of a cubic base 2 via the separating portion 8. - 特許庁

アンテナ装置１０は、略直方体状の誘電体からなる基体１１と、基体１１の側面１１Ｃ〜１１Ｆを周回するように形成された螺旋状の放射導体１２と、基体１１の底面１１Ｂに形成された給電電極１４及びグランド電極１５を備えている。例文帳に追加

An antenna device 10 includes a base 11 made of a dielectric material having a nearly rectangular parallelepiped shape, a spiral radiation conductor 12 formed so as to surround side surfaces 11C to 11F of the base 11, a power supply electrode 14 and a grounding electrode 15 formed on a bottom surface 11B of the base 11. - 特許庁

超伝導を利用した非接触式のスピンコータの回転ヘッド部の安定的回転を実現し、非接触式での回転力の伝達を効率的に行い、同時にスピンコータの鉛直方向における短尺化により、半導体ウエハ工場内の容積効率向上を実現する。例文帳に追加

To attain a stable rotation of a non-contact type rotary head of a spin coater using super conductivity to efficiently transmit the rotation force with the non-contact, and to improve the volume efficiency in a semiconductor plant by shortening the length of the spin coater in the vertical direction simultaneously. - 特許庁

基板１側面は光の取り出し方向（発光方向）に対して広がった斜面１ａとなっており、斜面１ａの外側に光反射材料から成る光反射部５を密着させ全体として直方体形状とし、Ｐ形半導体３上にはボンディングパッド６が形成されている。例文帳に追加

A side face of the substrate 1 becomes an oblique surface 1a spreading to a light output direction (light emitting direction), a light reflector 5 made of a light reflecting material closely contact the outside of the oblique surface 1a to be in a rectangular parallelepiped shape as a whole, and a bonding pad 6 is formed on the semiconductor 3. - 特許庁

半導体装置内の金属又は金属化された層を垂直方向において接続するためにビアホールおよびビアライン領域のそれぞれのサイズに基づいたエッチングレートまたは選択性の違いを埋め合わせるビアラインバリア及びエッチストップ構造を提供する。例文帳に追加

To provide a via line barrier and an etching stop structure for compensating difference in selectivity or etching rate based on the sizes of respective via holes and via line regions, so that a metal or metallized layer in a semiconductor device is connected in vertical direction. - 特許庁

多重量子井戸構造を活性層に有する光半導体装置において，量子井戸の閉じ込めポテンシャルが深く，量子井戸数が多い場合においても，量子井戸面に垂直方向にキャリヤを高速移動可能とすることを目的とする。例文帳に追加

To enable high speed translocation of carriers in a direction perpendicular to a quantum well surface even when shut potential of a quantum well is deep and quantum well number is large, in an optical semiconductor device which has multiple quantum well structure in an active layer. - 特許庁

半導体スイッチング素子が搭載される基板に対して垂直方向から見て基板の一部と重なるようにバスバーが配置された電力変換装置において、バスバーからの電磁界による基板上での局所的な電流集中を防止するような配置レイアウトを提供する。例文帳に追加

To provide such a layout that local electro-current constriction on a substrate caused by an electromagnetic field from a bus bar in power conversion equipment in which bus bars are disposed so that they are overlapped with part of the substrate as viewed from a direction perpendicular to the substrate mounted with a semiconductor switching element. - 特許庁

反射型ファイバセンサ１２は、コレット１１に半導体チップ２０が吸着されていない場合には、発光素子からの光をコレット１１のテーパー面１１１ａに対して垂直方向に入射させ、テーパー面１１１ａから反射した光を受光することにより、出力がＯＮとなる。例文帳に追加

A reflective fiber sensor 12 makes a light from a light emitting element enter a taper face 111a of a collet 11 in a vertical direction in case when no semiconductor chip 20 is sucked to the collet 11, it receives a light reflected on the taper face 111a, and its outputting is turned ON. - 特許庁

絶縁膜３０及びレジスト膜３２を、半導体基板１０に対して略垂直方向にほぼ一定のレートで異方性エッチングを行い、絶縁膜３０にレジスト膜３２の形状を転写するとともに、受光部３０上に凹部３０ｂの形状を残存させる（図５（Ｂ））。例文帳に追加

The insulating film 30 and resist film 32 are anisotropically etched at a nearly constant rate in a direction nearly perpendicular to a semiconductor substrate 10 to transfer the shape of the resist film 32 to the insulating film 30 and also to leave the shape of the recessed portion 30b on the photodetection unit 30 (Fig. 5(B)). - 特許庁

本発明の半導体装置の製造方法の一は、反応生成物の厚さが、プラズマ放電によって励起された活性種が加速される方向に対して薄くなるように、導電層の上に垂直方向に延びるように付着した反応生成物を倒す工程を有することを特徴としている。例文帳に追加

An embodiment of this semiconductor device manufacturing method includes a process wherein the reaction product deposited on the conducting layer to extend in the vertical direction is bent so that the thickness of the reaction product is thinner relative to the direction of the acceleration of the active species excited by plasma discharge. - 特許庁

単位画素部において、読み出しトランジスタ３１,リセットトランジスタ３２,増幅トランジスタ３３および選択トランジスタ３４を、半導体基板２１の表面に形成されたトレンチ２２の側面に垂直方向に形成されたチャネル領域２３を有する縦型トランジスタで構成している。例文帳に追加

At a unit pixel; a reading transistor 31, a resetting transistor 32, an amplifying transistor 33, and a selecting transistor 34 are constituted of a vertical transistor comprising a channel region 23 formed vertically to a side surface of a trench 22 formed on the surface of a semiconductor substrate 21. - 特許庁

薄膜キャパシタの基板と実装基板との線膨張係数の違いによってバンプに働く鉛直方向の応力が導体に集中しない構造を有する薄膜キャパシタを提供するとともに、その製造方法を提供する例文帳に追加

To provide a thin film capacitor having such a constitution that even when a stress occurs in a bump in the vertical direction, the stress does not concentrate on a conductor, the stress occurring owing to the difference in the coefficient of linear expansion between a substrate of the thin film capacitor and a mounted substrate. - 特許庁

スキージ２６は、樹脂３を吐出するための複数の穴を有し、基板１上に配置されて半導体チップ２の搭載位置に対応した開口部２３を有する印刷用マスク２２の複数の開口部２３に、印刷用マスク２２に対して垂直方向に樹脂３を吐出する。例文帳に追加

The squeegee 26 has a plurality of holes which discharge the resin 3, and the resin 3 is discharged in the vertical direction of a printing mask 22, having apertures 23 corresponding to the mounting position of the semiconductor chips 2 arranged on the substrate 1. - 特許庁

かくして、非導電性基板上に垂直方向に配設された歪みＳｉフィンを有する半導体デバイスを、チャネルが減少した欠陥数または減少した寸法あるいはその両方を有した状態で、単一ゲート、二重ゲート、またはもっと多いゲートのＭＯＳＦＥＴおよびｆｉｎＦＥＴを形成することができる。例文帳に追加

Thus, a MOSFET and a finFET of a single gate, double gate, or more gates can be formed, with the semiconductor device having the strained Si fin arranged in the perpendicular direction on the non-conductive substrate, with a channel having reduced number of defects or reduced dimension or both. - 特許庁

プローブ端子１０と、プローブ端子１０の先端に位置し、少なくとも１つの鋭角な頂点４０を有しており、半導体装置の外部接続端子に接続する先端部２０と、を有し、先端部２０は、プローブ端子１０の延伸方向と非垂直方向に伸びていて、先端部２０の他の部分よりも硬い棒状物３０を有するプローブを提供する。例文帳に追加

The probe includes a probe terminal 10 and an end section 20 that is positioned at the end of the probe terminal 10, has at least one sharp vertex 40, and is connected to the external connection terminal of a semiconductor device, and the end section 20 is extended in non-vertical direction to the extension direction of the probe terminal 10 and has a rod 30 which is harder than the other portions of the end section 20. - 特許庁

半導体ストレインゲージを有する圧力センサチップ１と、圧力センサチップ１の出力信号を増幅する増幅回路および出力信号の温度補償を行う温度補償回路が集積化されたＩＣチップ２と、一面が開放された直方体状のボディ１０と、ボディ１０の上記一面を閉塞したカバー２０とを備える。例文帳に追加

The pressure sensor comprises a pressure sensor chip 1 having a semiconductor strain gauge, an IC chip 2 where an amplification circuit for amplifying the output signal of the pressure sensor chip 1 and a temperature- compensating circuit for compensating the temperature of the output signal are integrated, a body 10 in a rectangular parallelepiped shape whose one surface is open, and a cover 20 for blocking the one surface of the body 10. - 特許庁

透明な誘電体フィルム８上に形成した、給電点と開放端とを有するモノポールアンテナ５と、このモノポールアンテナ５のアンテナ軸に対して垂直方向の長さ成分を備えると共に、モノポールアンテナ５と電気的に接続しない線状導体である無給電素子７とから構成される円偏波用アンテナ１０である。例文帳に追加

The circular polarization antenna 10 comprises: the monopole antenna 5 formed on a transparent dielectric film 8 and having a power feed terminal and an opening terminal; and a non-powered element 7 having a length component in the vertical direction with respect to an antenna shaft of the monopole antenna 5 and acting like the wire-shaped conductor not electrically connected to the monopole antenna 5. - 特許庁

本発明の窒化物系半導体素子によると、シリコン基板上に垂直方向に整列されるよう形成された多数のナノロッドと、上記ナノロッドの上端一部が突出するよう上記ナノロッド同士の空間を充填する非晶質のマトリックス層と、上記マトリックス層上に形成されたＧａＮ層を含む。例文帳に追加

The nitride semiconductor element contains a large number of nano rods which are formed so as to be aligned perpendicularly on the silicon substrate, an amorphous matrix layer with which spaces between the mutual nano rods are filled so that upper portions of the nano rods project, and the GaN layer formed on the matrix layer. - 特許庁

基地局アンテナは垂直方向に配列された複数の放射素子７と支持部８とからなるアンテナ部１と、アンテナ部１の全体をカバーするレドーム２と、レドーム２の上部内壁に付加された導体からなる反射板１０と、アンテナ部１及びレドーム２を支えるサポート３とからなる。例文帳に追加

The base station antenna comprises an antenna 1 composed of a plurality of radiation elements 7 arranged in the vertical direction and a supporting section 8, a radome 2 covering the antenna 1 entirely, a reflector 10 composed of a conductor added to an inner wall at the upper part of the radome 2, and a support 3 for supporting the antenna 1 and the radome 2. - 特許庁

ウインドウ２０内に露出した第１の配線３と接続し、ウインドウ２０の段差部の内、ダイシングラインＳの段差部及びダイシングラインＳに対し垂直方向に延びる段差部のダイシングラインＳと隣接する一部を除く段差部を半導体基板１の裏面まで延在する第２の配線を形成する。例文帳に追加

The second wiring which is connected to the first wiring 3 exposed in the window 20, and extends the stepped part of the dicing line S and the stepped part excluding a part of the stepped part extending perpendicularly to the dicing line S up to the back of the semiconductor substrate 1 is formed. - 特許庁

チャネル電流が流れる方向に対して垂直方向の断面が三角形状をしており、その２面が（１１１）面で、残りの１面が（１００）面であるＧＯＩ層６またはＧｅ層８と、前記（１００）面上に形成されたＳｉ層７と、を備えたＮＭＩＳＦＥＴ領域３を備えたこと、を特徴とする半導体装置１。例文帳に追加

A semiconductor device 1 includes an NMISFET region 3 including a GOI layer 6 or a Ge layer 8 wherein a triangular cross section thereof along a direction perpendicular to a direction in which a channel current flows, two of surfaces thereof are (111) planes and the other surface is a (100) plane, and an Si layer 7 formed on the (100) plane. - 特許庁

バリアメタル層４のパターンを、円筒状の露出面を備えて形成し、バリアメタル層４とその上の酸素バリア導電膜５とが、該バリアメタル層４上面だけでなく、半導体基板１に対し垂直方向を軸とする円筒状に形成された接触面を有して接触させる。例文帳に追加

The pattern of the barrier metal layer 4 is formed so as to have a cylindrical exposed face, and the oxygen-barrier conductive film 5 on the barrier metal layer 4 is made to come into contact not only with the upper surface of the barrier metal layer 4, but also with the cylindrically formed contact face of the barrier metal layer 4 having an axis in a direction vertical to a semiconductor substrate 1. - 特許庁

ＳｉＯ_２基板上に、４０オングストローム以上、特に１４０オングストローム以上であって、４２０オングストローム未満、特に４００オングストローム以下の厚みの白金（Ｐｔ）バッファー層を介して、Ｙ：Ｂａ：Ｃｕの原子比が実質上１：２：３である銅酸化物超電導体から成り、且つ基板と垂直方向にｃ軸配向した結晶性を有する酸化物超電導薄膜が形成されていることを特徴とする。例文帳に追加

The oxide superconductive thin film composed of a copper oxide super conductor, in which the atomic ratio of Y:Ba:Cu is 1:2:3, and having crystallinity c-axis-oriented in a direction vertical to the substrate is formed through the platinum(Pt) buffer layer having ≥40 Å, particularly ≥140 Åto <420 Å, particularly ≤400 Å thickness on the SiO2 substrate. - 特許庁

半導体記憶装置は、第１の強誘電体膜（３）及び第２の強誘電体膜（６）よりなる積層膜と、積層膜を垂直方向に横切る電場を発生させる手段（２、７）と、第１の強誘電体膜（３）と第２の強誘電体膜（６）との界面に電流を流し且つ前記電流を検出する手段（４、５）とを備えている。例文帳に追加

The semiconductor memory device is provided with a lamination film comprised of a first ferroelectric film (3) and a second ferroelectric film (6), means (2 and 7) to generate an electric field crossing the lamination film in vertical direction, and means (4 and 5) to apply current in a boundary between the first and second ferroelectric films (3 and 6) to detect the current. - 特許庁

ワークＷをセットテーブル２１上に真空吸着により支持してセットテーブル２１を回転させ、回転する研削ホイール１２をワーク表面に圧接させてこれを研削するようにした半導体基板の研削装置において、セットテーブル２１のワーク支持面２１ａを鉛直方向に沿わせる。例文帳に追加

In this grinding device for a semiconductor substrate which supports a workpiece W on a set table 21 by vacuum suction to rotate the set table 21 and bringing a rotating grinding wheel 12 into pressure contact with a surface of the workpiece to grind it, a workpiece support face 21a of the set table 21 is along the vertical direction. - 特許庁

ケース上面に載置されナットを保持するナットホルダーを有する蓋部が、蓋外枠部と蓋カートリッジ部との別体構造であるため、様々のナット寸法に対応する場合において、略直方体形状である蓋カートリッジ部のみを交換することで比較的容易に使用者の仕様に合致する電力半導体モジュールを提供できる。例文帳に追加

Since in the power semiconductor module, a lid having a nut holder retaining a nut and placed on the upper surface of a case has a separate structure of a lid chassis part and a lid cartridge part, when compatible with various nut sizes, the power semiconductor module can be relatively easily adapted to a specification of the user by exchanging only the lid cartridge part having a substantially cuboid shape. - 特許庁

本発明は、厚さ数１０ｎｍ〜数１００ｎｍ程度の薄膜ＳＯＩ層中に、トランジスタの真性エミッタ領域、真性ベース領域及び真性コレクタ領域が垂直方向に配列しているバイポーラ・トランジスタのコレクタ抵抗の低減と、この真性コレクタ領域での電流の集中による特性劣化を防ぐことができる半導体装置を提供することである。例文帳に追加

To provide a semiconductor device which can reduce the collector resistance of a bipolar transistor having an intrinsic emitter region, intrinsic base region and intrinsic collector region arranged in the vertical direction in a thin SOI layer of several tens to several hundreds of nanometers, and avoid deteriorating characteristics due to current concentration on the intrinsic collector region. - 特許庁

半導体装置用のリードフレームにおいて、略平行に配置されたフレームと、フレームから略垂直方向に突出して、略等間隔に配置された複数のリードとを含み、隣り合ったリード間のリード間隔を略一定に保持しつつ、リードがリード幅の大きな領域と小さな領域とを有してなる。例文帳に追加

This lead frame for semiconductor device contains frames which are arranged almost parallel to each other and a plurality of leads which are arranged at nearly regular intervals, in a state of the leads protruding from the frame nearly perpendicular to the frame, while each lead has broad lead- width areas and narrow lead-width areas with the interval between the lead and its adjacent lead being maintained to be almost constant. - 特許庁

メモリストリングＭＳは、垂直方向に延びる一対の柱状部３５ａ、それらの下端を連結する連結部３５ｂを有するＵ字状半導体層３５と、柱状部３５ａを取り囲むように形成された電荷蓄積層３４と、柱状部３５ａ及び電荷蓄積層３４を取り囲むように形成された第１〜第４ワード線導電層３２ａ〜３２ｄとを備える。例文帳に追加

A memory string MS includes: a U-shaped semiconductor layer 35 including a pair of columnar sections 35a extended vertically and a connection section 35b connecting their lower ends; a charge storage layer 34 formed while surrounding the columnar sections 35a; and first to fourth word line conductive layers 32a-32d formed while surrounding the columnar sections 35a and the charge storage layer 34. - 特許庁

ここで、配線層９と導電端子１１は、半導体基板２の裏面のうち、垂直方向からみた場合に受光素子１の形成領域と重畳した領域を除く領域に形成させ、受光素子１の形成領域と重畳した領域には配線層９、導電端子１１が配置されないように構成する。例文帳に追加

Viewed vertically, the wiring layer 9 and the conductive terminal 11 are formed in an area which lies on the rear of the semiconductor substrate 2 but does not overlap an area for forming the light receiving element 1, to ensure that the wiring layer 9 and conductive terminal 11 are not placed in an area for forming the light receiving element 1. - 特許庁

そして、前記側面とは反対側の側面が上を向くようにシリコン基板を傾け、上を向いた側面に対し垂直方向から収束イオンビームを照射して不良箇所を含む薄膜状の薄片に切り出すことにより、表面に配線層が形成された半導体集積回路から不良箇所を含む平面ＴＥＭサンプルを作製する。例文帳に追加

The silicon substrate is tilted so that the side surface opposite to the former points upward, a converged ion beam is radiated to the upward pointing side surface from the perpendicular direction to cut it into a thin-film-like thin piece including the fault place, thereby preparing the flat TEM sample including the fault place from the semiconductor integrated circuit having the wiring layer on its surface. - 特許庁

半導体装置は、シリコンからなる基板１００の上に形成され、それぞれ互いに間隔をおき且つ並列に配置された直方体状の複数のソース拡散層１１０及び複数のドレイン拡散層１１１（Ｆｉｎ部）と、複数のＦｉｎ部の上に、各Ｆｉｎ部と交差すると共にそれぞれゲート絶縁膜１０５を介在させて形成されたゲート電極１０６とを有している。例文帳に追加

A semiconductor device includes a plurality of source diffusion layers 110 and a plurality of drain diffusion layers 111 (Fins) in the shape of rectangular parallelepiped which are formed on a substrate 100 consisting of silicon and arranged in parallel with a space therebetween, and a gate electrode 106 formed on the plurality of Fins while intersecting each Fin with a gate insulating film 105 therebetween. - 特許庁

導電性を有しながら剛性に優れ、しかもソリや流動方向と垂直方向の成形収縮率の差による異方性の少ない平面性を実現し、パーティクルの発生が少ない半導体搬送容器用部品、特にはボトムプレートとして好適な導電性樹脂組成物を提供することを課題とする。例文帳に追加

To provide a component for semiconductor conveying vessel, especially a conductive resin composition suitable for a bottom plate, which has superior electrical conductivity and rigidity, and planarity reduced in warpage and anisotropy caused by a difference of mold shrinkage factors between a flow direction and a vertical direction, and wherein particles are hardly generated. - 特許庁

ノッチ構造４４およびＶ溝４９の長手方向は、導波路コア４３の長手方向に対して略垂直方向であり、ノッチ構造４４とＶ溝４９とを嵌合することにより、半導体レーザ４８と導波路コア４３とを結合するように導波路回路素子４１を基板４６に実装する。例文帳に追加

The longitudinal direction of the notch structures 44 and the V-shaped grooves 49 are substantially at right angle with the longitudinal direction of the waveguide cores 43, and the waveguide circuit element 41 is mounted on the substrate 46 so that the semiconductor lasers 48 and the waveguide cores 43 are coupled by fitting the notch structures 44 to the V-shaped grooves 49. - 特許庁

本半導体集積回路は、横方向に配置されたパワー・トランジスタ、トランジスタ上に分布する電力供給コンタクト・パッドの配列、コンタクト・パッドからトランジスタへ主として垂直方向の分散した電流を提供するための手段、および電源を各コンタクト・パッドへ接続するための手段を含む。例文帳に追加

This semiconductor integrated circuit comprises a power transistor arranged in a transverse direction, an array of the contact pads for power supply distributed on the transistor, means for providing current which is dispersed mainly vertically from the contact pads to the transistor, and means for connecting the power supply to each contact pad. - 特許庁

貫通電極の製造方法が、少なくとも、半導体基板１１の主面に対し垂直方向に形成された細孔１２の孔壁表面を多孔質化して多孔質層１５を形成する多孔質層形成工程と、前記多孔質層を酸化して絶縁層１６を形成する酸化工程と、前記細孔に導電性物質１７を充填する金属充填工程とを有する。例文帳に追加

The method for manufacturing the through-electrode has a process for forming a porous layer 15 by making at least the porous wall surface of a fine pore 12 formed in a vertical direction with respect to the main surface of a semiconductor substrate 11 porous, an oxidation process for oxidizing the porous layer for forming the insulation layer 16, and a metal charging process for charging conductive matter 17 to the fine pore. - 特許庁

ウエハに形成された半導体素子領域における電気的な特性の試験を行うプローブ装置において、前記ウエハが設置されるウエハ駆動ステージと、前記半導体素子領域に形成された電極部と電気的に接続されるプローブ針が複数設けられたプローブカードと、前記プローブカードが設置されるテストヘッドと、を有し、前記テストヘッドは、前記ウエハ面に対し垂直方向に移動させることができるものであることを特徴とするプローブ装置により上記課題を解決する。例文帳に追加

The probe device which tests electric characteristics of a semiconductor element region formed on a wafer includes a wafer driving stage on which the wafer is placed, a probe card provided with a plurality of probe needles electrically connected to an electrode part formed in the semiconductor element region, and a test head in which the probe card is installed, the test head being movable in a direction perpendicular to the wafer surface. - 特許庁

半導体基板上に２次元状に配置された複数の光電変換部と、前記光電変換部で生起された信号電荷を受け取り、垂直方向に転送する垂直電荷転送部と、前記垂直電荷転送部により転送された信号電荷を受け取り、水平方向に転送する水平電荷転送部とを備えた固体撮像素子であって、前記水平電荷転送路を構成する電荷転送電極は、電極間絶縁膜を介して配列されており、前記電極間絶縁膜が、隣接する電荷転送電極間で、交互に膜厚が薄くなるように配列形成される。例文帳に追加

Charge transferring electrodes which constitute the horizontal charge transfer path are arrayed through an insulating film between electrodes, while the insulating films between electrodes are arrayed and formed so that the thickness thereof becomes thinner alternately between neighboring charge transfer electrodes. - 特許庁

複数の入出力部ｔがセルバウンダリＣＢにおいてセルグリッドｇ上に配置されたマクロセル１と、セルグリッドｇをセル配置配線領域のチップグリッドＧに平行とする状態でマクロセル１を搭載し、チップグリッドＧに沿って形成した配線Ｒがマクロセル１の入出力部ｔに接続された半導体チップ２とからなり、マクロセル１における入出力部ｔが、マクロセル１のセルバウンダリＣＢに沿う姿勢で、かつ、セルグリッドｇの長さ方向に対する垂直方向に長い形状に構成されている。例文帳に追加

Each of the input/output parts (t) in the macro cells 1 is elongated vertically in the lengthwise direction of the cell grid (g) in an attitude, along with the cell boundary CB of the macro cells 1. - 特許庁