「circuit chip」に関連した英語例文の一覧と使い方(110ページ目) - Weblio英語例文検索

This test method of an IC chip 100 including an internal regulator 10, and an internal circuit 20 receiving supply of an internal voltage from the internal regulator 10 includes processes for: measuring the internal voltage Vreg output from the internal regulator 10; and supplying a test voltage having the same height as a measured value of the internal voltage Vreg to the internal circuit 20.例文帳に追加

内部レギュレータ１０と、内部レギュレータ１０から内部電圧の供給を受ける内部回路２０と、を備えたＩＣチップ１００の試験方法であって、内部レギュレータ１０から出力される内部電圧Ｖｒｅｇを測定する工程と、内部電圧Ｖｒｅｇの測定値と同じ大きさの試験電圧を内部回路２０に供給する工程と、を含む。 - 特許庁

Electronic circuit device comprises electrodes 11, 12 connected to an electronic circuit pattern formed on a semiconductor chip and ball bumps 16 connected with a solder 15 to the electrodes 11, 12, the ball bumps are made of a shape memory alloy having a shape recovery temperature set higher than room temperature, and the maximum temperature is of shape recovery temperature during use of a semiconductor device.例文帳に追加

半導体チップの形成された電子回路パターンに接続する電極（１１，１２）に、形状回復温度が常温よりも高く設定されており、半導体装置の使用時の最高温度が形状回復温度程度であるような形状記憶合金からなるボールバンプ１６がはんだ１５により接合されている構成とする。 - 特許庁

A signal processing circuit of an integrated circuit which includes a differential amplifier 12 for differentially amplifying a detection signal from a semiconductor pressure sensor connected with distortion resistors R1-R4 in the form of a bridge and an inversion amplifier 13 for inverting and amplifying the differentially-amplified signal is provided in the semiconductor device formed as an IC chip 10.例文帳に追加

ＩＣチップ１０として構成される半導体装置には、ひずみ抵抗Ｒ１〜Ｒ４がブリッジ接続されている半導体圧力センサからの検出信号を差動増幅する差動増幅器１２や、該差動増幅された信号をさらに反転増幅する反転増幅器１３等からなる信号処理回路が集積回路化されている。 - 特許庁

The chip is equipped with multiple bumps connected with a drive circuit integrated on a semiconductor substrate and an organic compound insulating film formed on the drive circuit, wherein the organic insulating film is extended from the semiconductor substrate at a lower level than the multiple bumps and the lower edge of the multiple bumps projects further than the lower edge of the organic insulating film.例文帳に追加

半導体基板に集積化された駆動回路と接続される複数のバンプと、前記駆動回路上に形成される有機絶縁膜とを具備し、前記有機絶縁膜は、前記複数のバンプより低く半導体基板から伸張され前記複数のバンプの下部エッジが前記有機絶縁膜の下部エッジよりさらに突出されることを特徴とする。 - 特許庁

When a semiconductor element 101 is flip-chip mounted to a circuit forming member 105 to manufacture a semiconductor device, the circuit forming member and the semiconductor element are positioned at a mounting temperature 121 exceeding a normal temperature to be mounted to each other via a conductive adhesive 104, and then heated at a curing reaction temperature 122 to cure the conductive adhesive.例文帳に追加

回路形成体１０５に半導体素子１０１をフリップチップ装着して半導体装置を製造するとき、常温を超える装着温度１２１にて上記回路形成体及び上記半導体素子を位置決めして導電性接着剤１０４を介して互いを装着した後、硬化反応温度１２２に加熱して導電性接着剤を硬化させる。 - 特許庁

The output buffer circuit 1 is provided with a first level converter circuit 21 for outputting a signal B with a ground and an external output interface power supply potential VDH, defined as amplitude range on the basis of a data input signal A with the ground and a power supply potential VDL, at a semiconductor chip core side defined as an amplitude range.例文帳に追加

出力バッファ回路１は、グランドと半導体チップコア側の電源電位ＶＤＬとを振幅範囲とするデータ入力信号Ａに基づいて、グランドと外部出力インターフェース電源電位ＶＤＨとを振幅範囲とする信号Ｂを出力する第１レベルコンバータ回路２１を備えた。 - 特許庁

A power supply circuit 50 is configured by mounting first and second linear regulators omitted in Figure, which have different output voltages, overcurrent protection circuits added to respective linear regulators, short-circuit detection circuits of output voltages of respective linear regulators, and reset circuits of loads to which output voltages of respective linear regulators are supplied, on an IC chip 2.例文帳に追加

電源回路５０は、ＩＣチップ２に、図示を省略している第１、第２の出力電圧が異なるリニアレギュレータと、各リニアレギュレータに付設される過電流保護回路と、各リニアレギュレータの出力電圧の短絡検出回路と、各リニアレギュレータの出力電圧が供給される負荷のリセット回路を実装して構成される。 - 特許庁

The semiconductor device includes a semiconductor chip 10 having an integrated circuit 12 incorporated thereinto; a wiring 20 electrically connected to the integrated circuit 12 and having a pad 22 on one part thereof; the passivation film 30 having an opening 32 and formed on the wiring 20, so that the pad 22 can be arranged from its internal surface to the inside with an interval; and a bump 40.例文帳に追加

半導体装置は、集積回路１２が作り込まれた半導体チップ１０と、集積回路１２に電気的に接続されておりパッド２２を一部に有する配線２０と、開口３２を有しておりその内面から内側に間隔をあけてパッド２２が配置されるように配線２０上に形成されてなるパッシベーション膜３０と、バンプ４０と、を含む。 - 特許庁

In a semiconductor chip 21 provided with an element substrate 22, an integrated circuit 23 formed on the top surface of the substrate 22, and electrode terminals 24 for outside connection extended toward the ends of the substrate 22 from the integrated circuit 23, the electrode terminals 24 are formed at narrow pitches in a plane on the surfaces of the ends of the substrate 22.例文帳に追加

素子基板２２と、この素子基板２２の上面に形成される集積回路部２３と、この集積回路部２３から前記素子基板２２の端部に向けて延びる外部接続用の電極端子２４とを備えた半導体チップ２１において、前記電極端子２４を素子基板２２の端部の表面に狭いピッチ幅で平面形成した。 - 特許庁

To provide a liquid epoxy resin composition for chip on film (COF) capable of suppressing the deterioration of insulation property due to migration occurring under high temperature and high humidity, which especially becomes a problem in a semiconductor device of a COF structure provided with circuits having narrow circuit width and circuit interval and being driven at a high voltage, like an FPD driven package.例文帳に追加

ＦＰＤ駆動パッケージのように、回路幅及び回路間隔が狭く、高電圧で駆動する回路を備えたＣＯＦ構造の半導体装置において特に問題となる、高温高湿下で生じるマイグレーションによる絶縁性の低下を抑制することができるＣＯＦ用液状エポキシ樹脂組成物を提供することを目的とする。 - 特許庁

To easily prevent a distance allowing communication through an antenna circuit of a functional sheet from being reduced due to a metallic glossy layer in a metallic glossy functional sheet configured by arranging a metallic glossy layer using at least metallic materials on one face of the functional sheet with an IC chip and the antenna circuit.例文帳に追加

ＩＣチップとアンテナ回路とを備えた機能性シートの片面に、少なくとも金属材料を用いた金属光沢層が設けられた金属光沢性機能シートにおいて、機能性シートのアンテナ回路を通して通信できる距離が、金属光沢層によって低下するのを簡単に防止できるようにする。 - 特許庁

To provide a CMOS semiconductor integrated circuit capable of decreasing power consumption at standby time without increasing a dedicated power source for reducing the power consumption at the standby time, separately providing a substrate bias generating circuit, which increases the power consumption and a chip area, and forming a triple well structure to become the cause of complicating a process.例文帳に追加

待機時の消費電力低減のために専用の電源を増やさず、消費電力及びチップ面積の増大を招く基板バイアス発生回路を別途設けることなく、プロセスの複雑化の原因となる三重ウエル構造を形成することなく待機時の消費電力を減少させることができるＣＭＯＳ半導体集積回路を提供することを目的とする。 - 特許庁

This inkjet head comprises an inkjet head chip having a nozzle for ejecting ink and an actuator, an actuator drive board connected to the actuator, a flexible circuit board for connecting the actuator drive board to an external device, and the nonvolatile memory mounted on the flexible circuit board.例文帳に追加

インクを吐出するノズルとアクチュエーターを有するインクジェットヘッドチップと、前記アクチュエーターに接続されるアクチュエーター駆動基板と、前記アクチュエーター駆動基板と外部を接続するフレキシブル配線板と、前記フレキシブル配線板に実装された不揮発メモリーと、を備えることを特徴とするインクジェットヘッド。 - 特許庁

To reduce a chip size by reducing the impedance of wiring upon connecting a protective circuit between a plurality of power supply lines arranged at arbitrary places and raising the degree of freedom in layout, in a semiconductor integrated circuit having a plurality of internal circuits operated by supply voltages supplied from a plurality of different power supply lines.例文帳に追加

複数の異なる電源ラインから電源電圧が供給されて動作する複数の内部回路を有する半導体集積回路において、任意の箇所に配置された複数の電源ライン間に保護回路を接続する際の配線のインピーダンスを低減すると共に、レイアウトの自由度を高めてチップサイズを低減する。 - 特許庁

The SSTA executing part 5 inputs the information from the circuit net list part 1, the timing asserting part 2, the delay model part 3, and the variable factor statistical information part 4, executes statistical timing analyses, and calculates the defect probability of the semiconductor integrated circuit chip, from a variation reference specification table, generated in advance.例文帳に追加

ＳＳＴＡ実行部５は回路ネットリスト部１、タイミングアサーション部２、遅延モデル部３、及び変動要因統計情報部４から情報を入力し、統計的タイミング解析を実行し、予め作成されたバラツキ基準仕様表から半導体集積回路チップの不良確率を算出する。 - 特許庁

A current restriction control circuit 9 is provided which cuts off an output signal from a current restriction circuit 8 which restricts an output current, to an output transistor 2 for a prescribed time Ta after input of a chip enable signal CE which activates an operational amplifier 3 for conducting operation control of the output transistor 2.例文帳に追加

出力トランジスタ２の動作制御を行う演算増幅器３を活性化状態にするチップイネーブル信号ＣＥが入力されてから所定時間Ｔａの間、出力トランジスタ２に対して出力電流の制限を行う電流制限回路８からの出力信号を遮断する電流制限制御回路９を備えるようにした。 - 特許庁

To attain high density in a printed circuit board which can realize reliable electromagnetic shield without the increase in the component number for shield, can eliminate the restriction that a GND pattern must be formed directly under the semiconductor device, and can expand the flexibility of circuit design, in flip chip mounting of a semiconductor device.例文帳に追加

半導体素子のフリップチップ実装において、シールドのための部品点数を増加させることなく確実な電磁的シールドを実現でき、該半導体素子の直下にＧＮＤパターンを形成しなければならないという制限をなくすことができ、回路設計の自由度を拡大することができるとともに、プリント基板の高密度化を図ることができるようにする。 - 特許庁

A spread code generating circuit 40 generates three spread codes P1, P2, P3 whose phases are shifted by one chip each in a spread code identification mode, a main inverse spread circuit 41 and two auxiliary inverse spread circuits 42, 43 individually apply inverse spread processing to a received signal RS by using these spread codes P1, P2, P3.例文帳に追加

拡散符号同定モードにおいて、拡散符号発生回路４０から位相が互いに１チップずつずれた３つの拡散符号Ｐ１，Ｐ２，Ｐ３を発生して、これらの拡散符号Ｐ１，Ｐ２，Ｐ３によりそれぞれ主逆拡散回路４１及び２個の補助逆拡散回路４２，４３において受信信号ＲＳの逆拡散を行う。 - 特許庁

The first chip M2 includes a first conductive layer 14(X) penetrating from one surface side of the first semiconductor substrate to the other surface side and connected to a first semiconductor integrated circuit E1; and a second conductive layer 14(Y) penetrating from the one surface side of the first semiconductor substrate to the other surface side and not connected to the first semiconductor integrated circuit E1.例文帳に追加

第一のチップＭ２は、第一の半導体基板の一面側から他面側に突き抜け、第一の半導体集積回路Ｅ１に接続される第一の導電層１４（Ｘ）と、第一の半導体基板の一面側から他面側に突き抜け、第一の半導体集積回路Ｅ１に接続されない第二の導電層１４（Ｙ）とを備える。 - 特許庁

Since respective logic circuit parts 51 to 57 in the main control means 50A consist of one-chip programmable logic device 50, the plurality of parts 51 to 57 set by the device 50 can easily be changed by logic preparation information (so-called circuit constitution information) prepared in advance and the means 50A before change can be reused (recycled).例文帳に追加

主制御手段５０Ａの各論理回路部５１〜５７を、１チップのプログラマブル・ロジック・デバイス５０にて構成したので、プログラマブル・ロジック・デバイス５０に設定された複数の論理回路部５１〜５７を、予め作成した論理設定情報（所謂、回路構成情報）により容易に変更することができ、変更前の主制御手段５０Ａを再利用（リサイクル）することができる。 - 特許庁

The circuit part 30 has: a base part; a flexible sheet provided on the surface of the base part; bonding pads; bonding wires connecting the bonding pads and a strain gauge; a spacer 35 covering the strain gauge; a board 36 connected with the electric connection means 50; a circuit pattern 37 formed on the surface of the spacer 35, performing electroconduction; and chip capacitors 38.例文帳に追加

回路部３０は、台座部と、台座部の表面に設けられたフレキシブルシートと、ボンディングパッドと、ボンディングパッドと歪ゲージとを接続するボンディング線と、歪ゲージを覆うスペーサ３５と、電気的接続手段５０が接続する基板３６と、スペーサ３５の表面に形成されて電気的導通を図る回路パターン３７と、チップコンデンサ３８と、を備えている。 - 特許庁

The semiconductor integrated circuit includes in a semiconductor chip a resonant circuit comprising a first capacitor 1 having a capacitance C_R which is controllable by a first control signal Vc1 of a first control terminal 101, a second capacitor 3 having a capacitance C_L which is controllable by a second control signal Vc2 of a second control terminal 102, and gyrators 2, 5 which emulate equivalently an inductor L.例文帳に追加

半導体集積回路は、第1制御端子101の第1制御信号Vc1により制御可能なキャパシタンスC_Rを有する第1キャパシタ1と、第2制御端子102の第2制御信号Vc2により制御可能なキャパシタンスC_Lを有する第2キャパシタ3を含み等価的にインダクタLをエミュレートするジャイレータ2、5とからなる共振回路を半導体チップに具備する。 - 特許庁

A printed circuit board 12; a plurality of light-emitting parts 111 provided on the printed circuit board 12 and having a base 111b, an LED chip 111a and a lens 112; and a first reflection member 118 provided around the light-emitting parts 111 and having a first reflection part 1181 and a second reflection part 1182, are provided on a backlight unit 1.例文帳に追加

バックライトユニット１に、プリント基板１２と、プリント基板１２上に設けられ、基台１１１ｂ、ＬＥＤチップ１１１ａ、およびレンズ１１２を有する複数の発光部１１１と、発光部１１１の周囲に設けられ、第１反射部分１１８１および第２反射部分１１８２を有する第１反射部材１１８とを設ける。 - 特許庁

This electronic component mounting method comprises a first process of mounting a semiconductor element with a projecting connection electrode on the surface of a circuit board in a flip chip mounting manner by the use of a thermosetting adhesive agent and a second process of mounting an electronic component on the other surface of the circuit board through a reflow soldering method, and the first process is carried out before the second process.例文帳に追加

回路基板の一表面に、突起状の接続電極を有する半導体素子等を熱硬化性接着剤によりフリップチップ実装する第１の工程と、工程基板他表面にはんだリフロー法により電子部品を実装する第２の工程からなり、第１の工程を第２の工程より前に行うことを特徴とするものである。 - 特許庁

A programmable ROM 3 storing an application program in a rewritable manner, a CR oscillation circuit 6, and a light emitting element drive circuit 7 driving and controlling an infrared light emitting element are built in the microcomputer 1 which controls the operation of the remote control transmitter, and only one IC chip is used in common for the main component parts of the remote control transmitters of different specifications.例文帳に追加

リモートコントロール送信機の動作を制御するマイクロコンピュータ１に、アプリケーションプログラムを書き換え可能に格納するプログラマブルＲＯＭ３と、ＣＲ発振回路６と、赤外発光素子を駆動制御する発光素子ドライブ回路７とを内蔵し、異なる仕様のリモートコントロール送信機の主要部品を、１個のＩＣチップで共用する。 - 特許庁

When the switch SW2 is switched, an operation clock of a CPU 40 is switched to a sub clock to be generated from an on-chip oscillator 30 from a main clock to be generated from an oscillation circuit 28, and when the switch SW1 is switched, the connection between the oscillating unit 20 and an oscillator 26 is interrupted to stop the operation of the oscillation circuit 28.例文帳に追加

ＳＷ２が切り換えられると、ＣＰＵ４０の動作クロックが、発振回路２８が生成するメインクロックからオンチップオシレータ３０が生成するサブクロックに切り換えられ、スイッチＳＷ１が切り換えられると、発振部２０と振動子２６との接続が遮断され、発振回路２８が動作を停止する。 - 特許庁

To provide a semiconductor device which realizes a high-performance, high-functional and miniaturized product by making fine a high withstanding voltage circuit operative at high voltages, and mounting such fine high withstand ing voltage circuit mixed with low withstanding voltage circuits on the same chip, and realize a semiconductor device manufacturing method which realizes such semiconductor device by a simple way, without increasing the manufactur ing cost.例文帳に追加

高電圧動作用の高耐圧回路の微細化を図るとともに、このような微細な高耐圧回路を低耐圧回路と同一チップ上に混載することにより、高機能化、高性能化、縮小化を実現することができる半導体装置及びこのような半導体装置を簡便な方法で、製造コストの増大を招くことなく実現することができる半導体装置の製造方法を実現することを目的とする。 - 特許庁

A semiconductor module includes: a semiconductor chip 10 in which an integrated circuit 12 is formed; a plurality of electrodes 14 electrically connected to the integrated circuit 12; a plurality of bumps 18 electrically connected to the plurality of electrodes 14 each; a plurality of leads 26 coming into contact with the plurality of bumps 18 each; and a base substrate 24 in which the plurality of leads 26 are formed.例文帳に追加

本発明に係る半導体モジュールは、集積回路１２が形成された半導体チップ１０と、集積回路１２に電気的に接続された複数の電極１４と、複数の電極１４にそれぞれ電気的に接続された複数のバンプ１８と、複数のバンプ１８にそれぞれ接触する複数のリード２６と、複数のリード２６が形成されたベース基板２４と、を有する。 - 特許庁

To provide a flat panel display device which has a driving IC chip 2 and a flexible printed circuit (FPC) 3 mounted on a display panel 1, and to provide a wiring structure for inspection by which the electric conductivity at a connection place through an anisotropic conductive layer can directly and easily be measured without adding any extra circuit portion.例文帳に追加

駆動用ＩＣチップ２及びフレキシブル配線(ＦＰＣ)３を表示パネル１に実装した平面表示装置、及びこのための検査用配線構造において、別個の回路部分を付加することなく、異方性導電層による接続箇所の電気伝導度を直接かつ容易に測定できるものを提供する。 - 特許庁

To provide a circuit board having both high heat radiation efficiency and durability, in which a semiconductor chip to be mounted can operate with a large power by preventing the generation of cracks on a solder layer for joining the circuit board to a heat radiation base and the forming of a compound layer on an interface between a metal heat radiation plate and an aluminum layer.例文帳に追加

回路基板と放熱ベースとを接合するはんだ層にクラックが発生すること及び金属放熱板とアルミニウム層との界面に化合物層が形成されることを防止することにより高い放熱効率および耐久性を兼ね備え、搭載する半導体チップを大電力で動作させることのできる回路基板およびそれを用いた半導体モジュールを提供すること。 - 特許庁

In the rotation detection apparatus, a sensor part comprising a magnetoresistive element for detecting changes in the angle of a magnetic vector as changes in resistance value and its processing circuit part are integrated into a circuit as one IC chip 11 and provided in such a way as to be opposed to a rotor RT comprising helical gears used for an automatic transmission.例文帳に追加

回転検出装置は、磁気ベクトルの角度変化を抵抗値の変化として検出する磁気抵抗素子からなるセンサ部およびその処理回路部が１つのＩＣチップ１１として集積回路化され、自動変速機に使用されている斜歯歯車（ギア）からなるロータＲＴに対向するように設けられている。 - 特許庁

The image sensor 1 includes: a glass substrate 10; a plurality of photoelectric conversion elements 20 each consisted of an organic material; a plurality of IC chips 30 each mounting thereon a drive circuit consisted of single crystal silicon; and wiring 40 for connecting the plurality of the photoelectric conversion elements 20 and the drive circuit mounted on each IC chip 30.例文帳に追加

イメージセンサ１は、ガラス基板１０、有機材料で構成された複数の光電変換素子２０、単結晶シリコンで構成された駆動回路を搭載した複数のＩＣチップ３０、複数の光電変換素子２０と各ＩＣチップ３０に搭載された駆動回路とを接続する配線４０を備えている。 - 特許庁

To provide a semiconductor integrated circuit in which the timing of the exchange of data between a memory and a logic part is optimized, operation performance and operation speed are improved, while current consumption is reduced, in the semiconductor integrated circuit in which the memory and the logic part are formed on a single semiconductor chip and a plurality of data processing are simultaneously carried out.例文帳に追加

メモリ部とロジック部とが単一の半導体チップ上に形成されて複数のデータ処理を同時におこなう半導体集積回路における、メモリ部とロジック部とのデータのやり取りのタイミングが最適化されて、動作性能及び動作速度が向上されるとともに消費電流が軽減される半導体集積回路を提供する。 - 特許庁

An internal chip area is divided into plural partial floor plan areas composed of circuit blocks in a step S17, it is decided whether a soft macro block exists in each of these partial floor plan areas or not and when the soft macro block exists, the partial floor plan is prepared for locating the circuit blocks by optimizing the terminal position of the soft macro block.例文帳に追加

ステップＳ１７で、チップ内部領域を回路ブロックから構成される複数の部分フロアプラン領域に分割し、これらの部分フロアプラン領域にソフトマクロブロックが存在するか否かを判定し、ソフトマクロブロックが存在する場合、ソフトマクロブロックの端子位置を最適化して回路ブロックを配置する部分フロアプランを作成する。 - 特許庁

This method for manufacturing a semiconductor device comprise a first process for adhering a first holding member 40 to one face of a wafer 10 on which an integrated circuit is formed and for dicing the wafer 10 from the other face, and a second process for grinding the face of the semiconductor chip 20 opposite to a face 22 on which the integrated circuit is formed.例文帳に追加

集積回路が形成されたウェーハ１０における一方の面に第１の保持部材４０を貼り付け、他方の面から前記ウェーハ１０をダイシングして、複数の半導体チップ２０に分割する第１工程と、前記半導体チップ２０における前記集積回路の形成された面２２とは反対側の面を研削する第２工程と、を含む。 - 特許庁

The multi-chip package 1 has integrated circuits IC1, IC2 including an internal cell which is a test object, and IC1 has an internal input terminal 7A connected to the external terminal 8A for the test, a separation multiplex circuit 5 connected thereto, and a scanning control circuit 3 for controlling a scan path test signal in the internal cell.例文帳に追加

マルチチップパッケージ１は、テスト対象となる内部セルを含む集積回路ＩＣ１、ＩＣ２を有し、ＩＣ１は、テスト用外部端子８Ａに接続された内部入力端子７Ａ、これに接続された分離多重回路５、及び内部セルのスキャンパステスト信号を制御するスキャン制御回路３を有する。 - 特許庁

In a through-hole 12b of the driver module for an EL 10 with electronic components, such as active component, chip capacitor, and step-up transformer mounted on a wiring circuit on a circuit board 12 sealed with mold resin 13, a spring terminal 11 composed of a coil part 11b is jointed with respect to a connection pattern with the exterior.例文帳に追加

回路基板１２上の配線回路に搭載された能動素子、チップコンデンサ、昇圧トランス等の電子部品をモールド樹脂１３で封止したＥＬ用ドライバーモジュール１０のスルーホール１２ｂには、外部との接続パターンに対してコイル部１１ｂから成るスプリング端子１１が接合されている。 - 特許庁

By using metal wire (Metal wire) 150, a bottom face of a module circuit board 100 and an upper face of a heat sink 160 are directly contacted, so that heat generated when a heating element chip 110 mounted on the module circuit board 110 is operated, can be discharged outward effectively.例文帳に追加

モジュール用回路基板１００の底面とヒートシンク１６０の上面を金属線（Ｍｅｔａｌ ｗｉｒｅ）１５０を用いて直接接触させることにより、モジュール用回路基板１１０に実装された発熱素子チップ１１０が動作するとき発生する熱を効果的に外部へ放出させることが出来る。 - 特許庁

To execute an accurate test by providing a liquid crystal driving device 31 equipped with a discharging resistance 41 for discharging the residual charge of a boosting circuit 40 in a chip, since an after-image is displayed when a power is turned off, wherein the discharging resistance 41 is non-controlled for control or the simplification of the circuit.例文帳に追加

電源オフ時に、チップ内の昇圧回路４０に電荷が残存していると、残像が表示されてしまうので、その残存電荷を放電する放電抵抗４１を設け、かつ制御や回路の簡略化のために前記放電抵抗４１が非制御となっている液晶駆動装置３１において、正確な試験を行う。 - 特許庁

To disclose technology capable of easily adjusting an operating speed and a tWR (time to write recovery) of a chip by generating a control signal for regulating a potential of an internal power source voltage of an internal circuit when the internal circuit enters into a specific mode for high-speed operation, more detailedly in setting an extended mode register about a semiconductor memory device.例文帳に追加

本発明は半導体メモリ装置に関し、より詳しくは拡張モードレジスタセッティング時に内部回路を高速動作させる特定モードに進入させる場合、前記内部回路の内部電源電圧の電位を調節する制御信号を発生してチップの動作速度及びtWRを容易に調節することができる技術を開示する。 - 特許庁

In a circuit substrate 100 to which the flip chip mounting of a semiconductor element 21 is carried out, at least one island-shaped conductive layer 14 is selectively arranged with a wiring layer 11a in an element mounting region on the circuit substrate 100, to which the semiconductor element 21 is fixed and an insulative resin layer 15 is arranged on the island-shaped conductive layer 14.例文帳に追加

半導体素子２１がフリップチップ実装される回路基板１００に於いて、半導体素子２１が実装される回路基板１００上の素子搭載領域内に、配線層１１ａと共に少なくとも一つの島状の導電層１４を選択的に配設し、当該島状の導電層１４上に絶縁性樹脂層１５を配設した。 - 特許庁

A VDDQ power supply pad 24b and a VSSQ power supply pad 25c are arranged with respect to a pair of a DQS output circuit 12 and a DQSB output circuit 13, and a resistor 18 is arranged between VSSQ power supply pads 25b and 25c of a VDDQ power supply wiring 16 and a VDDS wiring 17 in the chip, andso on.例文帳に追加

ＤＱＳ出力回路１２とＤＱＳＢ出力回路１３の組に対してＶＤＤＱ電源パッド２４ｂとＶＳＳＱ電源パッド２５ｃが配置され、チップ内ＶＤＤＱ電源配線１６、ＶＤＤＳ配線１７の、ＶＳＳＱ電源パッド２５ｂと２５ｃの間等に抵抗１８が配置されている。 - 特許庁

The method of manufacturing the piezoelectric oscillator comprises, after a step of forming an electronic circuit that includes an oscillation circuit, and packaging the semiconductor device with no protecting resin film formed thereon by flip chip bonding method in a second recessed part, a step of washing the area charging an under-fill with plasma, and a step of then charging the under-fill with an under-fill resin material.例文帳に追加

圧電発振器の製造方法において、第二の凹部に、発振回路を含む電子回路を形成し且つ裏面に保護樹脂膜が形成されていない半導体素子をフリップチップボンディング法により搭載する工程の後に、プラズマによりアンダーフィルを充填する領域を洗浄する工程を具備し、その後アンダーフィル樹脂材を充填する工程を具備することを特徴とする圧電発振器の製造方法。 - 特許庁

Built-in self test is started by the command of CPU 12 and the test results of a memory 11 and a logic circuit group 13 are read from the memory inspection compressor 17 and the logic circuit inspection compressor 15, it is compared with an expectation value which is previously stored in the memory 11 and the result is diagnosed in the one chip microcomputer 10.例文帳に追加

そして、ＣＰＵ１２の指令により組み込み自己検査を起動し、メモリ１１および論理回路群１３のテスト結果をメモリ検査用圧縮器１７および論理回路検査用圧縮器１５から読み出して、１チップマイクロコンピュータ１０内部において、あらかじめメモリ１１に記憶されている期待値とそれぞれ比較し結果診断を行う。 - 特許庁

This one-chip microcomputer 10 is provided with a starting register 18 for starting test operation for an incorporation self-checking function, and an incorporation self-check starting pattern generator 19 for setting an initial value to a test control circuit (a pseudo random number generator 14, a logic circuit checking compressor 15, a pattern generator 16 and a memory checking compressor 17).例文帳に追加

１チップマイクロコンピュータ１０は、組み込み自己検査機能のために、テスト動作を起動する起動レジスタ１８と、テスト制御回路（疑似乱数発生器１４、論理回路検査用圧縮器１５、パターン発生器１６、メモリ検査用圧縮器１７）に初期値を設定する組み込み自己検査起動パターン発生器１９とを備えている。 - 特許庁