「circuit chip」に関連した英語例文の一覧と使い方(113ページ目) - Weblio英語例文検索

To enable a semiconductor memory chip having a flip connection structure to realize a high-speed operation by rectilinearly arranging signal wires that connect peripheral circuit units and sub-arrays to pass through between pads in pad arrangement areas so as to make the sub-arrays uniform in signal delay time and signals equal to one another in propagation time.例文帳に追加

フリップ接続構造の半導体メモリチップにおいて、周辺回路部とサブアレイとの間を接続する信号線を、途中のパッド配置部のパッド間を通過するように直線的に配置し、各サブアレイ間での信号の遅延時間のバラツキを避け、信号の伝播時間を揃えることにより高速動作を実現する。 - 特許庁

To eliminate an assembly process for incorporating an IC chip and antenna into a label in manufacturing a conventional label type RFID tag by forming a circuit and an antenna directly on an object having a low variable temperature, such as a resin film, to reduce manufacturing costs of the RFID tag, and to lower a price of the RFID.例文帳に追加

樹脂製フィルムのように変性温度が低い物体上に直接回路やアンテナを形成することにより、従来のラベル型ＲＦＩＤタグの製造におけるＩＣチップとアンテナをラベルに組み込むための組立工程を省き、ＲＦＩＤタグの製造コストを削減し、ＲＦＩＤタグの低価格化を実現する。 - 特許庁

To provide a circuit board in which the entire thickness of a package can be reduced after mounting a chip by adjusting a solder quantity for connecting a flipchip and filling the solder in the inside of an insulator, and a lead time for coining work can be reduced by forming a flat bump pad, and to provide a manufacturing method thereof.例文帳に追加

フリップチップを接続するためのソルダの量を調節することができるし、絶縁体の内部にソルダが充填されているので、チップを実装した後にパッケージの全体的な厚みを減少させることができ、扁平なバンプパッドを形成することにより、コイニング（ｃｏｉｎｉｎｇ）作業のリードタイムを減らすことができる回路基板及びその製造方法を提供する。 - 特許庁

The electret capacitor type microphone is composed of: a base 1 electrically connected to a circuit board 100 to form a housing 11 formed with a space 16; and a capacitor type microphone chip 3 comprised of a substrate 31 installed inside the housing 11 and electrically connected to the housing 11 and a response part 32 formed on the substrate 31.例文帳に追加

回路板１００に電気的に接続され、空間１６を形成したハウジング１１をなすベース１と、ハウジング１１内に設置され、ハウジング１１に電気的に接続されている基板３１と、基板３１上に形成されている応答部３２とからなるコンデンサ型マイクロホンチップ３とから構成される。 - 特許庁

Instead of a conventional precharging circuit comprising a mechanical relay and a charging resistor, a one-chip IPS 1 based on a power supply control device containing a MOSFET, as a semiconductor switching element is parallel-connected with a main relay 6, in the power supply line 10 between a battery power supply 4 and a motor controller 7.例文帳に追加

バッテリ電源４とモータコントローラ７との間の電力供給ライン１０に、機械式リレーおよび充電抵抗からなる従来のプリチャージ回路に代えて、半導体スイッチング素子としてＭＯＳ型ＦＥＴＱＡを含んでなる電力供給制御装置を主体とする１チップ化されたＩＰＳ１をメインリレー６と並列に接続している。 - 特許庁

To provide a method for assembling a semiconductor device wherein a semiconductor chip particularly having projecting electrodes on a circuit surface is sealed by pressure-welding using liquid resin sealing material in a short sealing time, and the air entrained upon pressure-welding and/or the solid material such as a filter bitten-into upon pressure-welding can be reduced.例文帳に追加

液状樹脂封止組成物を用いて半導体チップ、特に回路面に突起電極を有する半導体チップを封止する圧接実装法において、封止時間が短く、且つ圧接時の巻き込みエアやフィラーのような固形物の圧接時の噛み込みを低減可能な半導体装置の組立方法を提供する。 - 特許庁

In a package PA of the semiconductor device SM1, semiconductor chips 4PH and 4PL formed of power MOSFETs and a semiconductor chip 4D formed of a control circuit controlling their operation, are included, and the semiconductor chips 4PH, 4PL, and 4D are mounted on die pads 7D1, 7D2 and 7D3, respectively.例文帳に追加

半導体装置ＳＭ１のパッケージＰＡ内には、パワーＭＯＳ・ＦＥＴが形成された半導体チップ４ＰＨ，４ＰＬと、その動作を制御する制御回路が形成された半導体チップ４Ｄとが内包されており、半導体チップ４ＰＨ，４ＰＬ，４Ｄは、それぞれダイパッド７Ｄ１，７Ｄ２，７Ｄ３上に搭載されている。 - 特許庁

The chip-shaped moisture-detecting element is equipped with a moisture-sensing film where a conductive particle is dispersed in a specific hygroscope macromolecule such as the polymer of polyetheramine having at least two amino groups, an epoxy compound having at least two epoxy groups and ether connection, and water-soluble nylon between a pair of electrodes, and is mounted onto the surface of a circuit board.例文帳に追加

特定の吸湿性高分子（例えば、２個以上のアミノ基を有するポリエーテルアミンと、２個以上のエポキシ基を有し、さらに、エーテル結合を有するエポキシ化合物と、水溶性ナイロンとの重合物）に導電性粒子を分散させた感湿膜を、一対の電極間に有し、回路基板に表面実装して用いられるチップ状感湿素子。 - 特許庁

In a wiring circuit board 1 with a bump forming a bump 2 for mounting semiconductor chip, the bump 2 is formed by laminating a plurality of bump materials of different fusing points and at least one or more of bump materials 4 of a lower layer of an outermost layer is solid at a fusing temperature of a bump material 3 of an outermost layer.例文帳に追加

半導体チップを実装する為のバンプ２を形成しているバンプ付き配線回路基板１において、前記バンプ２が融点の異なる複数のバンプ材料を積層して成り、且つ最表層のバンプ材料３が溶融する温度で、最表層より下層のバンプ材料４の内少なくとも１つ以上のバンプ材料は固体であることを特徴とするバンプ付き配線回路基板。 - 特許庁

Each block ease flag is a flag holding whether the memory block corresponding thereto is in an erasable or writable state and a boot block erase control circuit 12 allows the block including the boot area of the single-chip microcomputer 1 to be erased only when the memory blocks which does not include the boot area are all in the erase state.例文帳に追加

ブロック消去フラグは、それに対応するメモリブロックが消去状態であるか書き込み状態であるかを保持するフラグであり、シングルチップマイコン１のブート領域を含まないメモリブロックがすべて消去状態であるときにのみブート領域を含むブロックの消去を許可するブートブロック消去制御回路１２を備える。 - 特許庁

A single chip RTC 10 comprises an oscillating circuit, nonvolatile memory 22 for storing correcting data for its oscillation frequency, a RTC part 11 having a calendar function for counting the oscillation frequency while adjusting it in accordance with the correcting data supplied from the nonvolatile memory, and a control part 21 for controlling an input/output and an interior.例文帳に追加

発振回路と、その発振周波数に対する補正データを記憶する不揮発性メモリ２２と、この不揮発性メモリから供給された補正データに基づいて調整しつつ発振周波数をカウントし、カレンダー機能を有するＲＴＣ部１１と、入出力及び内部を制御するコントロール部２１とを単一チップＲＴＣ１０を形成する。 - 特許庁

This manufacture prepares a mold IC 10 formed by molding a lead frame 11 mounted an IC chip and a magnetoresistance element by a resin 12, and a magnetic 20 formed by injection-molding a thermoplastic resin, and then the mold IC 10 is inserted into a hollow hole of the magnet 20 until a prescribed position so as to make a magnetic circuit obtaining requested characteristics.例文帳に追加

ＩＣチップや磁気抵抗素子が搭載されたリードフレーム１１を樹脂１２でモールドしてなるモールドＩＣ１０と、熱可塑性樹脂を射出成形してなるマグネット２０とを用意し、所望の特性が得られる磁気回路となる様に定められた位置まで、マグネット２０の中空穴にモールドＩＣ１０を挿入する。 - 特許庁

The non-contact function chip acquires device information 31 from a cellular phone when being mounted on the cellular phone, then sets a communication control circuit 35 for the non-contact communication by setting data of the most prior communication protocol after determining the communication protocol of the non-contact communication to be preferentially performed based on the device information 31 acquired from the cellular phone.例文帳に追加

非接触機能チップは、携帯電話機への装着時に、携帯電話機から機器情報３１を取得し、携帯電話機から取得した機器情報３１に基づいて優先的に実行すべき非接触通信の通信プロトコルを判断し、非接触通信用の通信制御回路３５を最優先の通信プロトコルの設定データにより設定するようにしたものである。 - 特許庁

A stud bump 13 is formed by a gold wire, and it is heated/pressurized for bonding, so as to electrically connect an electrode 19 provided in a terminal region of an antenna circuit 18 with the electric contact 12 of an IC chip 11 on a noncontact IC medium substrate 17, and then they are filled with a sealing resin 20 and are fixed.例文帳に追加

非接触ＩＣ媒体の基体１７上の、アンテナ回路１８の端子部位に設けられた電極１９と、ＩＣチップ１１の電気接点１２とを電気的に接続するために、金線によりスタッドバンプ１３を形成して加熱加圧接合を行い、その後に封止樹脂２０を用いて充填固定する。 - 特許庁

Six magnetic resistance segments 4a-4f are formed by film formation on the signal processing circuit part 3 comprising an IC chip, and arranged symmetrically with respect to the center line CL of a magnet 2 orthogonal to the rotation direction along a predetermined rotation direction of a magnetic moving body 1, for example, the normal rotation direction shown by an arrow R.例文帳に追加

６個の磁気抵抗セグメント４ａ〜４ｆは、ＩＣチップからなる信号処理回路部３に成膜により形成されており、磁性移動体１の所定の回転方向、例えば矢印Ｒで示す正回転の方向に沿って、この回転方向と直交する磁石２の中心線ＣＬに対し対称的に配置されている。 - 特許庁

A wafer alignment apparatus picks up an image of a wafer W by detecting with a detecting means crystal orientation lines 25 for showing a crystal orientation of a wafer formed by grooves with dicing in a region of the wafer W without its circuit formed in addition to dicing lines 23 for zoning a chip, and recognize, the crystal orientation line 25 by processing the taken image.例文帳に追加

ウエハアライメント装置は、ウエハＷに対して、回路が形成されないウエハＷ上の領域において、チップを区画するダイシングライン２３とは別に、ダイシングによる溝でウエハの結晶方位を示す結晶方位ライン２５を形成しておき、これを検出する検出手段でウエハＷを撮像し、撮像された画像を処理して結晶方位ライン２５を認識する。 - 特許庁

To provide a high-luminance flip chip optical semiconductor element capable of being used as a light-emitting element for various indicators and printer heads of optical printers or a light-receiving element for solar batteries, and causing almost no short-circuit regardless of the positional accuracy when arranged on a drive substrate.例文帳に追加

本発明は各種インジケータや光プリンタのプリンタヘッド用など種々の発光素子や太陽電池などの受光素子として利用可能なフリップチップ型光半導体素子に係わり、特に、駆動基板上への配置においても位置精度に関わりなく短絡が極めて少ない高輝度フリップチップ型光半導体素子を提供することにある。 - 特許庁

To provide an adhesive with hardening flux function, and a sheet thereof in which soldering is reliably performed when a semiconductor chip is mounted and during the inter-layer connection of multilayer printed circuit boards, residual flux after soldering need not be cleaned or removed, the electric insulation is maintained even under high-temperature and high-humidity atmosphere, enabling reliable soldering.例文帳に追加

半導体チップの搭載時及び多層配線板の層間接続において、確実にはんだ接合することができ、はんだ接合後の残存フラックスの洗浄除去が必要なく、高温、多湿雰囲気でも電気絶縁性を保持し、信頼性の高いはんだ接合を可能とする、硬化性フラックス機能付接着剤及び硬化性フラックス機能付接着剤シートを提供する。 - 特許庁

The double-precision functional unit and single-precision functional unit can be controlled by a common instruction issuing circuit, and the number of replicas of double-precision functional units included in a core can be made less than the number of replica of single-precision functional units, thereby reducing an influence of addition of double-precision support on chip area.例文帳に追加

倍精度の機能ユニット及び単精度の機能ユニットは、共通の命令発行回路によって制御することができ、コアに含まれている倍精度の機能ユニットの複製の数を、単精度の機能ユニットの複製の数よりも少なくすることができ、これによって、倍精度のサポートを加えることによる、チップ面積に対する影響が低減する。 - 特許庁

In the flexible circuit board with an adhesive layer for fitting chip parts, the adhesive layer is a thermal ultraviolet ray curing type adhesive that is made of a thermosetting type adhesive constituent and an ultraviolet ray curing type adhesive constituent, which is partially cured by ultraviolet ray application treatment and a heat treatment at 80-140°C for 3-30 minutes.例文帳に追加

チップ部品を装着するための接着層を有するフレキシブル回路基板において、接着層が、熱硬化型接着剤成分と紫外線硬化型接着剤成分からなる熱紫外線硬化型接着剤であり、これが紫外線照射処理及び80℃〜140℃での3〜30分間の熱処理により部分的に硬化されてなる層であることを特徴とする。 - 特許庁

To provide a semiconductor memory device in which read speed can be increased and current consumption can be reduced by preventing the output of data errors by making the delay caused by parasitic CR equal to or more by arranging an ATD pulse synthesizing circuit at a center of a chip and suppressing parasitic CR as much as possible.例文帳に追加

ＡＴＤパルス合成回路をチップ中央に配置することで、寄生ＣＲを極力揃えることにより、寄生ＣＲで発生する遅延が同等またはそれ以上となり、誤データの出力を防止することができ、その結果、読み出しスピードの高速化並びに消費電流の削減が可能となる半導体記憶装置を提供する。 - 特許庁

A semiconductor element 1 comprising a conductive post 4 formed in an I/O electrode terminal part 2 on the semiconductor element and a resin film 3 semi-hardened (B-staged) on the surface of the semiconductor element in the conductive post side is flip-chip mounted with face down on a circuit board by pressing and heat treating.例文帳に追加

半導体素子１上の入出力電極端子部２に形成した導電性ポスト４と、導電性ポストが形成された側の半導体素子表面上に半硬化（Ｂステージ化）させた樹脂膜３とを備えた半導体素子を回路基板上にフェースダウンにて加圧及び加熱処理を行いフリップチップ実装する。 - 特許庁

To realize a structure which does not cause junction leak even if abnormal growth of silicide is generated in a PN junction diode element without increasing the number of processes in a semiconductor integrated circuit wherein a PN junction diode, a flash cell and a peripheral transistor are formed on the same chip.例文帳に追加

ＰＮ接合ダイオードとフラッシュセルと周辺トランジスタとが同一のチップ上に形成された半導体集積回路において、ＰＮ接合ダイオード素子にシリサイドの異常成長が生じたとしても接合リークを起こすことがない構造を工程数を増大させることなく実現できるようにする。 - 特許庁

To provide a printing head for ink jet which solves discharge failures by preventing erosion and disconnection of an anisotropic conductive film by ink and ink vapor in a printing head for ink jet having a structure in which a head chip and a circuit board for driving the same are coupled via the anisotropic conductive film by an FPC board.例文帳に追加

ヘッドチップとそれを駆動する回路基板をＦＰＣ基板で異方性導電膜を介して連結する構造を有するインクジェット用プリントヘッドにおいて、インク及びインク蒸気による異方性導電膜の侵食及び断線を防止し、吐出不良を解消するインクジェット用プリントヘッドを提供する。 - 特許庁

To provide a high voltage switch circuit of a NAND type semiconductor device which can sufficiently generate path voltage highly and enhance efficiency in a high-voltage switch without significantly affecting an area for a chip by boosting a clock signal used in generating the path voltage for impressing a gate for a high-voltage transistor.例文帳に追加

高電圧トランジスタのゲートに印加するパス電圧の生成時に使用されるクロック信号を上昇させることにより、チップの面積に大きく影響を与えないでパス電圧を十分高く生成することができて高電圧スイッチの効率を向上させることが可能なＮＡＮＤ型半導体装置の高電圧スイッチ回路を提供する。 - 特許庁

The package contains a flexible macromolecular film 32 having electronic circuits on its one or more main surfaces, a flip-chip integrated circuit 30 fixed to the first surface of the film 32 and having bumps, an array of solder balls 37 fixed to the second surface of the film 32, and devices sealed in a molded plastic material 38.例文帳に追加

パッケージには、１つ以上の主表面上の電子回路を有するフレキシブル高分子材フィルム３２と、第１の表面に固着される、バンプのあるフリップ・チップ集積回路３０と、第２の表面に固着される半田ボール３７のアレイと、プラスティック成型材料３８中に封止される装置とが含まれている。 - 特許庁

This lead frame used for assembling an integrated circuit chip is provided with a base metal structure which has a nickel adhesive layer covering a base metal, a palladium adhesive covering film formed on the nickel layer, and a palladium adhesive layer formed on the palladium covering film, and it selectively covers an area of the lead frame suitable for fitting a bonding wire and soldering.例文帳に追加

集積回路チップ組立てに使われるリードフレームが、ベース金属を覆うニッケルの接着層を持つベース金属構造と、このニッケル層の上にあるパラジウムの接着被膜と、このパラジウム被膜の上にあるパラジウムの接着層とを有し、これがボンディング・ワイヤ取付け及びはんだ取付けに適したリードフレームの区域を選択的に覆っている。 - 特許庁

To provide a polishing pad for forming a flat surface on glass, a semiconductor, a dielectric/metal complex and an integrated circuit chip or the like in which a polishing state can be well observed optically, and to provide polishing equipment using the same and a method of manufacturing a semiconductor device using the same.例文帳に追加

ガラス、半導体、誘電／金属複合体及び集積回路等に平坦面を形成するのに使用される研磨用パッド及び本研磨パッドを備えた研磨装置及び本研磨装置を用いた半導体デバイスの製造方法において、研磨中に研磨状態を光学的に良好に測定できる研磨パッド及び研磨装置及び半導体デバイスの製造方法を提供する。 - 特許庁

To take a measure so that wafer inspection probes may not contact mutually even when a PAD is arranged in the center section of a semiconductor substrate to raise isolation between circuit blocks by forming rewiring to be short in a package, such as a chip size package, in which rewiring and external connection terminals are formed on a semiconductor substrate.例文帳に追加

チップサイズパッケージのように半導体基板上に再配線と外部接続端子とを形成するパッケージにおいて、再配線を短く形成して、回路ブロック間のアイソレーションを高めるように半導体基板の中央部にＰＡＤを配置する場合にも、ウエハ検査プローブが相互に接触することがないように対策する。 - 特許庁

Thus, the design of the scan test having a high failure detection rate is realized without increasing the chip area associated with the speed performance of an access path of the RAM or the hard macro core or the addition of a test circuit.例文帳に追加

あるいはスキャンテストのキャプチャ動作時にＲＡＭやハードマクロコアのデータ蓄積回路へキャプチャデータを順次蓄積しスキャンテスト後にＬＳＩ外部へ読み出して外部のＬＳＩテスタで期待値照合することでＲＡＭやハードマクロコアのアクセスパスの速度性能やテスト回路追加に伴うチップ面積増加を招くことなく、高い故障検出率のスキャンテスト設計を実現できる。 - 特許庁

The controller 3a consists of AND circuits AD1 to AD16, only an AND circuit corresponding to a memory selected by any of chip enable signals CE1 to CD4 performs input-output of a data signal, an address signal or the like, and the other memories reduce parasitic capacitance to be driven in the module 3 and accelerate a memory system by electrically disconnecting a connection path.例文帳に追加

メモリコントローラ３ａは、論理積回路ＡＤ１〜ＡＤ１６から構成され、チップイネーブル信号ＣＥ１〜ＣＥ４のいずれかによって選択されたメモリに対応する論理積回路だけがデータ信号、アドレス信号などの入出力を行い、その他のメモリは接続経路を電気的に切断することにより、メモリモジュール３における駆動すべき寄生容量を大幅に低減し、メモリシステムを高速化する。 - 特許庁

The circuit device 1 comprises: an insulating base material 4 composed of a resin layer 36 filled with a fibrous filler 35; projection parts 11, 12, 13 and 14 provided on the insulating base material 4 and functioning as electrodes for connection; the semiconductor element 2 to be flip-chip mounted; and under fill 29 filled between the semiconductor element 2 and the insulating base material 4.例文帳に追加

本発明の回路装置１は、繊維状充填材３５が充填された樹脂層３６から成る絶縁基材４と、絶縁基材４に設けられて接続用の電極として機能する突出部１１、１２、１３、１４と、フリップチップ実装される半導体素子２と、半導体素子２と絶縁基材４との間に充填されるアンダーフィル２９とを具備する。 - 特許庁

In manufacturing the chip for the high frequency circuit in which an interconnection pattern 2 is arranged on a substrate 1 with a through hole 7, (a) an electrode 7a for conduction of the through hole 7 is formed by filling and sintering a conductive paste in a through hole 11 and (b) an interconnection pattern 2 is formed using a lift-off method as well.例文帳に追加

スルーホール７を備えた基板１に配線パターン２が配設された高周波用回路チップを製造するにあたって、(ａ)スルーホール７の導通用電極７ａを、貫通孔１１に導電性ペーストを充填、焼成することにより形成するとともに、(ｂ)配線パターン２を、リフトオフ法により形成する。 - 特許庁

The memory device is provided with a nonvolatile memory 11 storing process items, a parameter start address PA, and parameters in which an address corresponds to the parameter start address and the process items are prescribed, and a control circuit 12 constituted so that the test process conformed to the process items prescribed in the parameters is performed for the nonvolatile memory, in the same chip.例文帳に追加

記憶装置は、工程項目およびパラメータ開始アドレスＰＡと、アドレスが前記パラメータ開始アドレスに対応し前記工程項目を規定するパラメータとを格納する不揮発性メモリ１１と、前記パラメータに規定され前記工程項目に従ったテスト工程を前記不揮発性メモリに行うように構成された制御回路１２とを同一チップ内に具備する。 - 特許庁

A relatively large number of bonding pads 4 and 5 electrically connected to circuits formed in a digital circuit block are arrayed in a plurality of columns along a side of chip 3, and bonding leads 10 and 11 which are electrically connected to the bonding pads 4 and 5 through bonding wires 7 and 8 are also formed in a plurality of columns only at a specific side of a substrate 1.例文帳に追加

デジタル系回路ブロックに形成された回路に電気的に接続される相対的に数の多いボンディングパッド４、５は、チップ３の辺に沿って複数列で配列し、ボンディングワイヤ７、８を介してボンディングパッド４、５と電気的に接続されるボンディングリード１０、１１も、基板１の特定の辺にだけ複数列で形成する。 - 特許庁

The packaging structure 1A comprises the vibrator 4, the substrate 2 having a pair of opposite surfaces 20A, 20B, a bonding wire 5 that supports the vibrator 4 without any contact with one opposite surface 20A and is electrically connected to the vibrator 4, and a semiconductor integrated circuit chip 6 that is packaged on the other opposite surface 20B of the substrate 2.例文帳に追加

実装構造１Ａは、振動子４、一対の対向面２０Ａ、２０Ｂを有する基板２、振動子４を基板の一方の対向面２０Ａに接触しない状態で支持するボンディングワイヤ５であって、振動子４に対して電気的に接続されるように構成されているボンディングワイヤ５、および基板２の他方の対向面２０Ｂ上に実装されている半導体集積回路チップ６を備えている。 - 特許庁

The plurality of IC chips have the same circuit configuration, and one IC chip 3 out of the plurality of IC chips is set so as to be operated as a master and the other IC chips 4-1 to 4-4 and 5-1 to 5-4 are set so as to be operated as slaves when controlling display drive of the display device 2.例文帳に追加

その複数のＩＣチップは、同一の回路構成からなり、表示器２の表示駆動制御の際に、そのうちの１つのＩＣチップ３をマスタとして動作するように設定し、残りのＩＣチップ４−１〜４−４およびＩＣチップ５−１〜５−４をスレーブとして動作するように設定して使用するようにした。 - 特許庁

The method comprises a step 204 of dividing an integrated circuit (IC) chip into a plurality of local task regions, a step 206 of identifying the congruent local task regions, a step 212 of classifying the congruent local task regions into corresponding groups by an OPC classification group, and a step 216 of executing OPC to the respective groups of the congruent local task regions.例文帳に追加

ＩＣチップを複数の局所タスク領域に分割するステップ２０４と、一致する局所タスク領域を識別するステップ２０６と、ＯＰＣ分類モジュールによって一致する局所タスク領域を対応するグループに分類するステップ２１２と、一致する局所タスク領域のそれぞれのグループにＯＰＣを実行するステップ２１６とによって構成される。 - 特許庁

To provide an optical semiconductor element including a light emitting element for converting electricity into light being radiated and a light receiving element for converting received incident light into electricity, and its manufacturing method in which short circuit and current leakage are prevented, inclination of an optical semiconductor chip against a basic material is prevented, and bonding strength is enhanced.例文帳に追加

電気を光に変換して放射する発光素子及び入射した光を受光して電気に変換する受光素子である光半導体素子及びその製造方法に係わり、特に、短絡乃至リーク発生の防止、基材に対して光半導体チップが傾くことの防止、乃至接合強度の向上を行うために改善された光半導体素子及びその製造方法を提供することにある。 - 特許庁

In the inlet sheet, an IC chip connected with the antenna circuit is packaged on s surface layer of a support element having the surface layer made from resinous composition mainly including resin having at lease one kind of a functional group selected from a groups made from a hydroxyl group, carboxyl group, acarbonyl group, a glycidyl group, and an amide group, on at least one side surface.例文帳に追加

インレットシートは、少なくとも一方の面に、水酸基、カルボキシル基、カルボニル基、グリシジル基およびアミド基からなる群から選ばれる少なくとも１種類の官能基を有する樹脂を主成分として含む樹脂組成物からなる表面層を有する支持体の、この表面層上に、アンテナ回路を接続したＩＣチップを実装していることを特徴とする。 - 特許庁

The first error-correcting code(ECC) of an ECC circuit 107 of a controller 102 and the second ECC of on-chip ECC circuits 120-123 of flash memory chips 111-114 are made to be a BCH code (especially RS code) using the same Galois field and further, the generated polynomial of both the ECC has a continuous root.例文帳に追加

コントローラ（１０２）のＥＣＣ回路（１０７）における第１エラー訂正符号とフラッシュメモリチップ（１１１〜１１４）のオンチップＥＣＣ回路（１２０〜１２３）における第２エラー訂正符号とを、同じガロア体を用いたＢＣＨ符号（特にＲＳ符号）とし、さらに両エラー訂正符号の生成多項式は連続した根を持つものとする。 - 特許庁

The probe package structure of a probe card comprises electrodes for coupling probes on an electric circuit board, each probe is exposed at the other end, to inspect pads of a chip in a wafer and wrapped with an insulation layer and a metal wrapping layer, and the insulation layer wraps the outside of each probe and the metal wrapping layer wraps the outside of the insulation layer.例文帳に追加

電気回路基板にそれぞれプローブを結合する電極を設け、前記のプローブ同士の他端が露出され、ウェハーにおけるチップのパッドを検査出来、それらのプローブ同士にそれぞれ絶縁層と金属包み層が包まれ、前記絶縁層が前記プローブ同士の外部に包まれると共に、前記金属包み層が前記絶縁層の外部に包まれる、プローブカードのプローブ包み構造。 - 特許庁

A problem inherent in an amount of a consumed on-chip die area and a speed lowering for an embodiment of a circuit according to a prior art is solved by this technique which practically supplies a direct-current voltage V_HVP to a gate of a first transistor of a pair of series-connected thin gate oxides.例文帳に追加

この発明の技術によると、先行技術の回路実現例において消費されるオンチップダイ面積量および速度低下に内在する問題は、直列接続された薄いゲート酸化物の対のうちの第１のトランジスタのゲートに対して実質的に直流の電圧Ｖ_ＨＶＰを提供することによって解決される。 - 特許庁

To provide a data security system, capable of being reduced in cost, even in when it is incorporated inside a microcomputer system to be one-chip configuration only by adding a small-scale circuit, and preventing the alteration of a program by a third party and improving security and secretness confidentiality function to an exterior memory.例文帳に追加

小規模の回路追加だけでよくマイコンシステム内に内蔵して１チップ構成とした場合でも低コスト化を実現することができるとともに、外付メモリに対するセキュリティ機能として、第三者によるプログラムの改変造を防止することができ、安全性および機密性を向上することができるデータセキュリティシステムを提供する。 - 特許庁

In one chip LSI1 having a plurality of functional circuits 2 to 4 including a CPU, each power supply voltage of the functional circuits 2 to 4 is stored in a register 11 by an A/D conversion circuit 10 and can be monitored by developing a DRAM 22 outside, thereby enabling the system to monitor accurate voltage considering an actual IR drop.例文帳に追加

ＣＰＵを含む複数の機能回路２〜４を有したワンチップＬＳＩ１において、各機能回路２〜４の電源電圧をＡ／Ｄ変換回路１０によりレジスタ１１に記憶し、外部のＤＲＡＭ２２に展開することによりモニタ可能としたので、実際のＩＲドロップを加味した正確な電圧をモニタすることができる。 - 特許庁