「first memory」に関連した英語例文の一覧と使い方(91ページ目) - Weblio英語例文検索

The magnetic memory cell write current threshold detector (510) includes a first MRAM test cell (512) receiving a write current and sensing when the write current exceeds a first threshold, and a second MRAM test cell (514) receiving a write current and sensing when the write current exceeds a second threshold.例文帳に追加

この磁気メモリセル書込み電流閾値検出器（５１０）は、書込み電流を受け取って該書込み電流が第１の閾値を超えたときを判定するための第１のＭＲＡＭテストセル（５１２）と、書込み電流を受け取って該書込み電流が第２の閾値を越えたときを判定するための第２のＭＲＡＭテストセル（５１４）とを含む。 - 特許庁

The structure comprises a first electrode E3, a second electrode E2, a third electrode E1, a control element 25 of a prescribed device type disposed between the first electrode and the second electrode, and a memory storage element 23 of a prescribed device type disposed between the second electrode and the third electrode.例文帳に追加

メモリ構造は、第１の電極Ｅ３と、第２の電極Ｅ２と、第３の電極Ｅ１と、前記第１の電極と前記第２の電極との間に配置される所定のデバイスタイプの制御素子２５と、前記第２の電極と前記第３の電極との間に配置される所定のデバイスタイプのメモリ記憶素子２３とを含む。 - 特許庁

In order to test a memory 105 operated by a first clock CK1, this circuit is provided with a first test pattern generation section 101 operated by a second clock CK2 to generate test data, and a second test pattern generation section 102 operated by a third clock CK3 which is the inverted clock of the second clock CK2 to generate test data.例文帳に追加

第１のクロックＣＫ１で動作するメモリ１０５をテストするために、第２のクロックＣＫ２で動作し、テストデータを生成する第１のテストパターン生成部１０１と、第２のクロックＣＫ２の反転クロックである第３のクロックＣＫ３で動作し、テストデータを生成する第２のテストパターン生成部１０２とを設ける。 - 特許庁

After a test device 20 writes data for test in the first register 11 of the non-volatile memory 10, transfers the data for test to the second register 12 through each bit line, reads out data of the second register 12, compares this read out data with data written in the first register 11, and discriminates existence of discontinuity of each bit line.例文帳に追加

検査装置２０は、不揮発性メモリ１０の第１レジスタ１１に検査用データを書き込んだのち、その検査用データを各ビット線２を介して第２レジスタ１２に転送させ、第２レジスタ１２のデータ読み出し、この読み出したデータを第１レジスタ１１に書き込んだデータと比較し、各ビット線２の断線の有無を判定する。 - 特許庁

The first circuit 10 decides the display mode of each sprite by referring to a control command received from a main control part 1, scenario data stored in a first memory 11b, and writes the operation parameter of each sprite for specifying the decided display mode in the instruction table TBL of the second circuit.例文帳に追加

第１回路１０は、主制御部１から受けた制御コマンドと、第１メモリ１１ｂに記憶されたシナリオデータと、図柄演出動作の経過時間とを参照して各スプライトの表示態様を決定し、決定された表示態様を特定する各スプライトの動作パラメータを前記第２回路の指示テーブルＴＢＬに書込む。 - 特許庁

Each of the first terminal devices 1 receives the first command from the second terminal device 2, selects one time slot from a plurality of time slots, transmits a response command to the second terminal device 2 using the selected time slot and stores an address included in the second command from the second terminal device 2 in a built-in memory.例文帳に追加

各第１端末装置１は、第２端末装置２からの第１コマンドを受けて、複数のタイムスロットから１つのタイムスロットを選択し、選択したタイムスロットで応答コマンドを第２端末装置２に送信すると共に、第２端末装置２からの第２コマンドに含まれているアドレスを内蔵メモリに格納する。 - 特許庁

A method comprises a step 603 which receives a first user input corresponding to an image currently displayed on a digital camera 100, a step 604 which carries out the down-sampling of the image data corresponding to the image, responding to the first user input, and a step 605 which memorizes the down-sampling image data in a nonvolatile memory 108.例文帳に追加

デジタルカメラ１００により表示されている画像に対応する第１のユーザ入力を受け取るステップ６０３と、第１のユーザ入力に応答して、画像に対応する画像データをダウンサンプリングするステップ６０４と、ダウンサンプリングされた画像データを不揮発性メモリ１０８に記憶するステップ６０５を行なう。 - 特許庁

Corresponding to the bit value of transmission data branching off by a transmission control circuit 11, an address forming circuit 12 forms addresses and outputs them and lets the spread signal memory 13 output the spread signal data of a first to a 256th sample or the spread signal data of a 128th to a 256th sample, and a first to a 127th sample.例文帳に追加

アドレス生成回路１２は、送信制御回路１１により分岐された送信データのビット値に応じて、アドレスを生成出力し、拡散信号メモリから、第１から第２５６サンプルまで、または、第１２８から第２５６サンプルまでと第１から第１２７サンプルまでの拡散信号データを出力させる。 - 特許庁

The memory cell 10 includes: a diode 15 provided on the first wiring 13 with one end thereof being connected to the first wiring 13; and a resistance change part 19 provided above the diode 15 with one end thereof being connected to the diode 15 in series and with another end being connected to the second wiring 20, which stores information by a change in resistance value.例文帳に追加

メモリセル１０は、第１配線１３上に設けられ一端を第１配線１３に接続されたダイオード１５と、ダイオード１５上方に設けられ一端をダイオード１５に直列接続され、他端を第２配線２０に接続され、抵抗値の変化で情報を記憶する抵抗変化部１９とを備えている。 - 特許庁

A deinterleave detection section 101 detects whether each of bits is the system bit, the first bit or the second bit from the storage location of each of the bits in an input memory 100 wherein the system bits, the first parity bits, and the second parity bits are stored in a state that the bits are individually subjected to rate matching and interleaving.例文帳に追加

デインタリーブ検出部１０１はシステムビットと第１パリティビットと第２パリティビットとが個別にレートマッチされインタリーブされた状態で格納されている入力メモリ１００における各ビットの格納位置からそのビットがシステムビットであるか第１パリティビットであるか第２パリティビットであるかを検出する。 - 特許庁

When a first switch part 110 has been controlled, based on the operation signals of each of signal selection buttons 106A-106C, a CPU 114 updates which signal is the signal supplied from the common terminal 110D of the first switch part 110 to a display 102 and a speaker 104 and stores it in a memory 116.例文帳に追加

ＣＰＵ１１４は各信号選択ボタン１０６Ａ乃至１０６Ｃの操作信号に基いて第１スイッチ部１１０を制御したときに第１スイッチ部１１０の共通端子１１０Ｄからディスプレイ１０２とスピーカ１０４に供給されている信号がどの信号であるかをメモリ１１６に更新して記憶する。 - 特許庁

A backup memory (7) has a first area in which one symbol in a symbol string composed of three or more symbols arranged in order and backup data are written and a second area in which the other one symbol of the symbol string and the same backup data as the backup data written in the first area are written.例文帳に追加

バックアップメモリ（７）は、順番を付した３個以上の記号からなる記号列の一つの記号及びバックアップデータが書き込まれる第１の領域と、記号列の他の一つの記号及び第１の領域に書き込まれたバックアップデータと同一のバックアップデータが書き込まれる第２の領域と、を有する。 - 特許庁

To provide an optical disk player which can output second data read from a second sector of an optical disk and recorded in a buffer memory when the second sector is designated after outputting first data read from a first sector of an optical disk to a processing circuit for reproducing information, and to provide a program.例文帳に追加

情報の再生を行う処理回路に対し、光ディスクの第１セクタから読み出される第１データを出力した後、第２セクタが指示された場合、バッファメモリに既に記録されている第２セクタから読み出された第２データを出力することが可能な光ディスク再生装置、プログラムを提供することを目的とする。 - 特許庁

When first and second writing buttons 51 and 52 provided at a controller 30 are almost simultaneously operated in a state that prescribed data are fetched from first and second sensors 16 and 17 by the controller 30, the prescribed data are written in the storage area of a program memory 323 by a CPU 310 of the controller 30.例文帳に追加

コントローラ３０が第１及び第２センサ１６，１７から所定のデータを取り込んでいる状態でコントローラ３０に設けた第１及び第２書込みボタン５１，５２をほぼ同時に操作したときに、上記所定のデータがコントローラ３０のＣＰＵ３１０によりプログラムメモリ３２３の記憶領域に書き込まれるように構成する。 - 特許庁

The semiconductor memory device comprises: a select gate 3a formed in a first region on a substrate 1; the floating gate 6a formed in a second region adjacent to the first one; a second diffusion region 7b formed in a third region adjacent to the second one; and the control gate 11 formed on the floating gate.例文帳に追加

基板１上の第１の領域に配設されたセレクトゲート３ａと、第１の領域に隣接する第２の領域に配設されたフローティングゲート６ａと、第２の領域と隣接する第３の領域に配設された第２の拡散領域７ｂと、フローティングゲートの上に配設されたコントロールゲート１１と、を備える。 - 特許庁

Thus, even if a user adds the first ID information to the medium 3, the added part is read by the side of on-vehicle audio equipment 2 and additionally stored in the memory part 11, thereby the first ID information added by the user can be utilized for deciding the operation propriety of an audio part 8 from the next time.例文帳に追加

これにより、ユーザが、半導体記録メディア３に第一の識別情報を追加しても、追加部分を車載用オーディオ機器２側で読み取り、不揮発性メモリ部１１に追加的に記憶させることによって、次回からオーディオ部８の動作可否判断に、ユーザが追加した第一の識別情報を利用できるようにする。 - 特許庁

In one set of memory cell M, first and second switching elements Tr1, Tr2 are arranged respectively at both sides of a capacitor contact 111 connected to a capacitor for accumulating data in an active region 102 so as to pinch the capacity contact 111 while first and second bit line contacts are arranged at the outside of both switching elements.例文帳に追加

１つのメモリセルＭは、活性領域１０２内においてデータ蓄積用の容量に接続されるキャパシタコンタクト１１１を挟んで、その両側にそれぞれ第１及び第２のスイッチング素子Ｔｒ１，Ｔｒ２が配設され、その両外側に第１及び第２のビット線コンタクト１２１，１２２が配設される。 - 特許庁

Then the first base station puts priority on base stations corresponding to respective control signals successively from a higher state to a lower state in the probability of establishment of wireless synchronization in accordance with the wireless receiving states of one or more received control signals and stores the priority levels into a memory part of the first base station as a candidate base station list.例文帳に追加

そして、受信した１または複数の制御信号の電波受信状態に応じて、制御信号に対応する基地局に無線同期の確立の可能性の高い状態から低い状態へと順次に優先度を付けて第１の基地局のメモリ部内に、候補基地局リストとして記憶する。 - 特許庁

The card-loading socket includes; a socket body mounted on a main board of a main board of the mobile communication terminal; a first terminal which projects on one surface of the socket body and connects a smart card and the main board; and a second terminal which is located apart from the the first terminal and connects a memory card and the main board.例文帳に追加

本発明のカード装着ソケットは、移動通信端末機の本体のメインボードに実装されるソケットボディー；ソケットボディーの一面上に突出し、スマートカードとメインボードとを連結する第１端子；ソケットボディーの一面上に突出し、第１端子と離隔するように配置され、メモリカードとメインボードとを連結する第２端子を含む。 - 特許庁

This mouse comprises a first interface section for reading and/or writing for a memory stick as a first storage medium on one principal plane of a printed wiring board 4, and a second interface part for reading and/or writing for an SD card as a second storage medium on the other principal plane.例文帳に追加

マウス１は、プリント配線基板４の一方の主面に第１の記憶媒体であるメモリースティックに対して読出しおよび／または書込みをするための第１のインターフェイス部と、他方の主面に第２の記憶媒体であるＳＤカードに対して読出しおよび／または書込みをするための第２のインターフェイス部とを備える。 - 特許庁

A life calculation means 2 makes the combustion fan 9 rotate at the fixed number of rotation by a combustion fan control means 6 at the time of a regular operation, a combustion air flow rate at this time is detected by a flow rate detection means 7, and detected results are memorized in a first memory means 3 in chronological order as first time series data.例文帳に追加

定期的な運転時に、寿命演算手段２は燃焼ファン制御手段６により、燃焼ファン９を一定回転数に回転させ、その時の燃焼空気流量を流量検出手段７で検出し、第１の記憶手段３に時系列に記憶し、それを第１の時系列データとする。 - 特許庁

The read circuit 214 acts like a frame interpolation means for the interleaved frames and sequentially reads data of the second field of a frame just before the interleaved frames as data of the first field of the interpolation frame and reads data of the first field of a frame just after the interleaved frames as data of the second field of the interpolation frame from the memory 213.例文帳に追加

間引きフレームでは、読み出し回路２１４はフレーム補間手段として動作し、メモリ２１３より、間引きフレームの直前のフレームの第２フィールドのデータを補間フレームの第１フィールドのデータとして、間引きフレームの直後のフレームの第１フィールドのデータを補間フレームの第２フィールドのデータとして、順に読み出す。 - 特許庁

In the molding machine wherein a handling device 50 for moving a molded article is attached to a molding machine main body 30, the first control means 120 of the main body 30 is synchronized with the second control means 720 of the handling device 50 through a memory means 150 directly accessible from both of the first and second control means.例文帳に追加

成型品を移動させる取扱装置５０が成形機本体３０に付設されている成形機において、成形機本体３０の第１制御手段１２０と取扱装置５０の第２制御手段７２０とが何れからも直接アクセス可能な記憶手段１５０を介して同期を確立する。 - 特許庁

Also, the normal image signal 1 is delayed for one frame by a first delay circuit 58c and is operated for averaging with a normal image signal 2 input in the next cycle by a first averaging circuit 58d, and a normal image signal b after the operation is recorded in a second image memory 58e as a signal of a second field.例文帳に追加

また、この通常画像信号１は、第１遅延回路５８ｃで１フレーム分遅延され、第１平均化回路５８ｄにおいて次のサイクルで入力される通常画像信号２と平均化演算され、演算後の通常画像信号ｂは第２フィールドの信号としてとして第２画像メモリ５８ｅに記憶される。 - 特許庁

When a combustion operation continues for a prescribed time or more, the fan is operated at a prescribed closure detecting rotation speed upon the stopping of the combustion operation, a first correction coefficient Ha is calculated from the relation between a fan current and the closure detecting rotation speed upon the operation of the fan and, after upper limit correction, the first correction coefficient Ha is stored in a memory 11 as the fourth correction coefficient Ha.例文帳に追加

燃焼運転が所定時間以上継続したときには、その停止時に、ファンを所定の閉塞検知回転速度で運転して、その時のファン電流と閉塞検知回転速度との関係から第１補正係数Ｈａを算出し、上限補正後、第４補正係数Ｈａとしてメモリ１１に記憶する。 - 特許庁

The status of process load as to each process is monitored/observed at all times by providing a buffer memory monitoring part 103, a pilot signal adding part 105, a first pilot signal monitoring part 110, a second pilot signal monitoring part 113, a first data selection part 104, a second data selection part 108, and a third data selection part 111.例文帳に追加

バッファメモリ監視部１０３、パイロット信号付加部１０５、第１パイロット信号監視部１１０、第２パイロット信号監視部１１３、第１データ選択部１０４、第２データ選択部１０８、第３データ選択部１１１を設けることにより、各処理の処理負荷の状況を常に監視・観測する。 - 特許庁

The first circuit 10 determines the display pattern of the sprites referring to a control command from a main control unit 1, scenario data stored in a first memory 11b, and an elapsed time of the symbol presentation motion, and writes motion parameters of the sprites which designates the determined display patterns into a designation table TBL of the second circuit.例文帳に追加

第１回路１０は、主制御部１から受けた制御コマンドと、第１メモリ１１ｂに記憶されたシナリオデータと、図柄演出動作の経過時間とを参照して各スプライトの表示態様を決定し、決定された表示態様を特定する各スプライトの動作パラメータを前記第２回路の指示テーブルＴＢＬに書込む。 - 特許庁

A storage section of even data in which data of a bit read out first are included such as the memory cell array SAe and the like is arranged to a side closing to an input/output pad PA, at the time of read-out, the first read-out data are transmitted always to the multiplexer MUX through a shorter wiring from a parallel-serial conversion circuit.例文帳に追加

メモリセルアレイＳＡｅ等、一番最初に読み出すビットのデータが含まれるｅｖｅｎデータの記憶部を入出力パッドＰＡに近い側に配置し、読出時には一番最初の読出データを常にパラレル−シリアル変換回路からの配線が短い方を介してマルチプレクサＭＵＸへ伝達する。 - 特許庁

An information processing device 100 is for processing information using a plurality of processors and includes one or more first processors 550 each with one or a plurality of local memories 560, and one or more second processors 360 directly writing write information into a local memory 560 of the target first processor 550.例文帳に追加

情報処理装置（１００）は、複数のプロセッサを用いて情報を処理する装置であって、１又は複数のローカルメモリ（５６０）を有する１以上の第１プロセッサ（５５０）と、ターゲットの第１プロセッサ（５５０）が有するローカルメモリ（５６０）にライト情報を直接ライトする１以上の第２プロセッサ（３６０）とを備える。 - 特許庁

The storage of a non-volatile memory device is provided with: a bottom electrode 200, a first tunneling insulating film 210 on the bottom electrode, a middle electrode 250 on the first tunneling insulating film 210, a second tunneling insulating film 260 on the middle electrode 250 and a top electrode 280 on the second tunneling insulating film 260.例文帳に追加

下部電極２００、下部電極上の第１トンネリング絶縁膜２１０、第１トンネリング絶縁膜２１０上の中間電極２５０、中間電極２５０上の第２トンネリング絶縁膜２６０及び第２トンネリング絶縁膜２６０上の上部電極２８０を備える不揮発性記憶装置のストレージである。 - 特許庁

A laser beam printer has a nonvolatile memory which stores first identification data intrinsic for a toner cartridge, compares second identification data for designating the functional member in the received recording data with the first identification data, and allows image recording using coincident toner cartridge only when both the data are coincident.例文帳に追加

レーザビームプリンタは、トナーカートリッジに固有の第１の識別データを格納した不揮発性メモリを備えており、受信した記録データ中にある機能部材を指定する第２の識別データと第１の識別データとを比較して、両データが一致する場合にのみ、一致したトナーカートリッジを用いた画像記録を許可する。 - 特許庁

The memory cell has a self-aligned two-layer gate structure which is formed on a semiconductor substrate 101 and comprises a gate insulation film 2, a first conductor 3 which becomes the floating gate layer, a second conductor 7 which becomes the control gate layer, and an insulation film 6 for electrically insulating the first conductor and the second conductor.例文帳に追加

メモリセルは、半導体基板１０１上に形成された、ゲート絶縁膜２と、浮遊ゲート層となる第１の導電体３と、制御ゲート層となる第２の導電体７と、第１の導電体と第２の導電体を電気的に絶縁する絶縁膜６からなる自己整合的な二層ゲート構造を有する。 - 特許庁

When the central processing part 31 rewrites the program into the first memory part 11, the central processing unit 31 watches the flag 32a to recognize that the preceding program writing has not normally ended, reads an address in the middle of performing the writing operation last time at the last, and stored in a first storage part 12, and starts the program writing from the address.例文帳に追加

中央処理部３１は、第１メモリ部１１に再度プログラムを書き込む際、フラグ３２ａをみて前回のプログラム書き込みが正常に終了しなかったことを認識し、第１記憶部１２に保管している前回最後に書き込み動作を行っていたアドレスを読み出し、そのアドレスからプログラム書き込みを開始する。 - 特許庁

When the memory counts reserved are not zero, the microcomputer 100 for performance control executes a special ending performance in a virtually integrated performance mode fully covering the execution period of a prescribed ending performance and the variable time (first variable time after the jackpot) of the variable display of decorative symbols executed at the first after the end of the jackpot.例文帳に追加

保留記憶数が０でなければ、演出制御用マイクロコンピュータ１００は、所定のエンディング演出実行期間と大当り終了後１回目に実行される飾り図柄の変動表示の変動時間（大当り後１回目変動時間）とにわたって、恰も一体的な演出態様でスペシャルエンディング演出を実行する。 - 特許庁

The semiconductor memory device comprises a variable voltage source 1, the capacitor 2 connected to the voltage source 1, an overcurrent suppressing circuit 5, having a parallel connecting circuit of a first resistor 3 and a second resistor 4 having a larger resistance value than that of the first resistor 3, and a controller 8 connected to the suppressing circuit 5.例文帳に追加

可変電圧源１と、可変電圧源１に接続されたキャパシタ２と、キャパシタ２に接続された、第１の抵抗３及び第１の抵抗３よりも抵抗値が大きい第２の抵抗４の並列接続回路部からなる過電流抑制回路５と、過電流抑制回路５に接続された制御部８からなる。 - 特許庁

In the semiconductor device, a sense amplifier circuit 40 comprises: first and second preamplifier sections 110 and 120 which are connected to a memory cell MC0 and a reference cell MCR0 that have been selected when data are read out; and a main amplifier section 100 for amplifying a difference voltage between an output voltage of the first preamplifier section and an output voltage of the second preamplifier section.例文帳に追加

半導体装置において、センスアンプ回路４０は、データ読出時に、選択されたメモリセルＭＣ０および参照セルＭＣＲ０と接続される第１、第２のプリアンプ部１１０，１２０と、第１のプリアンプ部の出力電圧と第２のプリアンプ部の出力電圧との差電圧を増幅するメインアンプ部１００とを含む。 - 特許庁

This semiconductor memory is provided with a first driving circuit 11 for driving a word line driving signal 15 toward first potential, a second driving circuit 12 for driving the word line driving signal 15 toward second potential, a third driving circuit 13 for driving the word line driving signal 15 toward third potential, and a driving control circuit 14.例文帳に追加

ワード線駆動信号１５を第１の電位に向けて駆動する第１の駆動回路１１と、ワード線駆動信号１５を第２の電位に向けて駆動する第２の駆動回路１２と、ワード線駆動信号１５を第３の電位に向けて駆動する第３の駆動回路１３と、駆動制御回路１４とを備える。 - 特許庁

A waveform memory 14 stores one kind of first waveforms (having a time length of seven seconds), which are made by cutting stationary natural sound waveforms that have frequencies higher than a specific frequency, and stores plural kinds of second waveforms (having a time length of three seconds) which are used to reproduce stationary natural sound waveforms by superimposing them with the first waveforms.例文帳に追加

波形メモリ１４には、定常的な自然音の波形のうち特定周波数より上をカットした１種類の第１波形（時間長さ７秒）と、第１波形と重ね合わせて定常的な自然音の波形を再生するための複数種類の第２波形（時間長さ３秒）とが記憶されている。 - 特許庁

This magnetic memory is provided with a magnetic storage element in which one electrode is connected to a first address line, the other electrode to the gate, a MOS transistor in which the drain and source are connected to the first and second address lines, and a resistor connects the gate of the transistor to the second address line.例文帳に追加

一方の電極が第１のアドレス線に接続された磁性体記憶素子と、磁性体記憶素子の他方の電極がゲートに接続され、ドレインとソースとが第１のアドレス線と第２のアドレス線に接続されたＭＯＳトランジスタと、トランジスタのゲートと第２のアドレス線とを接続する抵抗とを備えた構成とした。 - 特許庁

The method is equipped with a step for making a first and a second transistors in an OFF state by inactivating a word line and a step for sequentially shifting the scan data inputted from a scan data input terminal to a memory cell arranged at a scan data output terminal side via a first and a second shift bit lines.例文帳に追加

ワード線を不活性化することにより、第１及び第２のトランジスタをオフ状態にするステップと、スキャンデータ入力端子から入力されるスキャンデータを、第１及び第２のシフトビット線を介して、スキャンデータ出力端子側に位置するメモリセルに順次シフトするステップとを備えることを特徴とする。 - 特許庁

The semiconductor storage device includes a plurality of memory cells MC having multiple port memories and arranged in a matrix, a plurality of first word lines WLA0-WLAn connected to a first port 13a, and a plurality of second word lines WLB0-WLBn connected to a second port 13b.例文帳に追加

本発明の半導体記憶装置は、マルチポートメモリを有しており、行列状に配置された複数のメモリセルＭＣと、第１ポート１３ａに接続された複数の第１のワード線ＷＬＡ０〜ＷＬＡｎと、第２ポート１３ｂに接続された複数の第２のワード線ＷＬＢ０〜ＷＬＢｎとを備えている。 - 特許庁

A processor 102 includes a plurality of hardware event counters and is coupled with an addressable memory 140 to access instructions and, in response to the instructions, counts occurrences of a first hardware event in a first hardware event counter 114 and counts occurrences of a second hardware event in a second hardware event counter 115.例文帳に追加

プロセッサ１０２は、複数のハードウェアイベントカウンターを含み、アドレス可能なメモリ１４０と連結して命令にアクセスし、当該命令に応答して、プロセッサが、第１のハードウェアイベントカウンター１１４で第１ハードウェアイベントの発生数、及び第２のハードウェアイベントカウンター１１５で第２ハードウェアイベントの発生数をカウントする。 - 特許庁

The control unit 3 is equipped with a control board 4 provided with a CPU 5, an RAM 6, an ROM 7 or the like, the first card connector 8 arranged on the control board 4, the built-in memory card 11 always provided to the first card connector 8 and a card slot 9 having the second card connector 10 arranged on the control board 4.例文帳に追加

制御装置３は、ＣＰＵ５、ＲＡＭ６、ＲＯＭ７等を備えた制御基板４と、制御基板４に設置された第１のカードコネクタ８と、第１のカードコネクタ８に常時装填された内蔵メモリカード１１と、制御基板４に設置された第２のカードコネクタ10を有するカードスロット９とを備えてなる。 - 特許庁

A printing system (100A, 100B) is provided with a memory (128) which is constituted so as to store image data (114) showing an image, and a processor (122) which is constituted so as to perform first digital halftone processing to a first portion of the image and perform second digital halftone processing to a second portion of the image.例文帳に追加

印刷システム（１００Ａ、１００Ｂ）は、画像を表す画像データ（１１４）を格納するよう構成されたメモリ（１２８）と、該画像の第１の部分には第１のデジタルハーフトーン処理を実行し、該画像の第２の部分には第２のデジタルハーフトーン処理を実行するよう構成されたプロセッサ（１２２）と、を備える。 - 特許庁

In the nonvolatile semiconductor memory device, a floating gate 8 is formed on a semiconductor substrate 4 through a gate insulating film 12, and has a first portion 8a contacting the gate insulating film 12 and a second portion 8 extending upwardly from a part of a surface of the first portion 8a.例文帳に追加

ゲート絶縁膜１２を介して半導体基板４上に形成され、ゲート絶縁膜１２と接する第１部分８ａと、その第１部分８ａの上面の一部から上方に延伸する形状を有する第２部分８ｂとを有するフローティングゲート８を備える不揮発性半導体記憶装置を構成する。 - 特許庁