「first memory」に関連した英語例文の一覧と使い方(92ページ目) - Weblio英語例文検索

The game machine specifies whether a variable pattern command and a symbol command are associated with a first variable display game or a second variable display game by using the total number of stored starts designated by two start-memory commands while the two start-memory commands are included in a series of display-control-command signals transmitted to a display control device from the game controller.例文帳に追加

遊技制御装置から表示制御装置に送信される一連の表示制御指令信号に二つの始動記憶コマンドを含め、二つの始動記憶コマンドによって指定される始動記憶数の合計数を用いて、変動パターンコマンド及び図柄コマンドが第１変動表示ゲームに関するものか、第２変動表示ゲームに関するものかを特定する。 - 特許庁

The data rewriting device is provided with a rewriting means 16 rewriting a nonuse region of a nonvolatile memory 12 by data of the prescribed quantity, a clocking means 17 clocking a first time required for rewriting data of the prescribed quantity, and a predicting means 19 predicting a second time required for rewriting the nonvolatile memory by data for rewriting.例文帳に追加

不揮発性メモリ（１２）の未使用領域を所定量のデータで書き換える書換手段（１６）と、所定量のデータ書き換えに要する第１の時間を計時する計時手段（１７）と、第１の時間に基づいて、不揮発性メモリを書き換え用データで書き換えるために要する第２の時間を予測する予測手段（１９）とを備えたデータ書き換え装置である。 - 特許庁

This non-volatile memory comprises memory cells which store data bits to many pages included in a predetermined block through many states embodied by at least two bits, wherein the block includes a first page in which the data bits for determining effectiveness to data recorded by a user are stored, and a second page in which the data bits recorded by the user are stored.例文帳に追加

少なくとも２ビットで具現される多数個の状態を通じて所定ブロックに含まれた多数個のページに対するデータビットを貯蔵するメモリセルを含み、ブロックは、ユーザーが記録するデータに対する有効性を判断するためのデータビットが貯蔵される第１ページ、及びユーザーが記録するデータビットが貯蔵される第２ページとを含む。 - 特許庁

A system control module of the media processing device decodes copied media data by a signal processing module by a first signal processing method when the media data of a predetermined quantity capable of decoding in a system memory module when copying the media data in the system memory module from an external storage device, and thereafter, performs copy operation of the media data as a background task.例文帳に追加

メディア処理装置のシステム制御モジュールは、外部記憶装置からシステムメモリモジュールにメディアデータをコピーする際、デコード可能な所定量のメディアデータがシステムメモリモジュールにコピーされると、該コピーされたメディアデータを第１信号処理方式によって信号処理モジュールによりデコードさせ、以後はメディアデータのコピー動作をバックグラウンドタスクとして行う。 - 特許庁

This image recognition processor 20 which performs the recognition process of binarized image data has a memory 23 which stores the binarized image data, and a first binarized means 22 which divides the image data into a pixel blocks, consisting of a plurality of pixels and which binarizes the pixel block with an accumulated pixel value of the plurality of pixels and stores the value in the memory.例文帳に追加

２値化した画像データの認識処理を行う画像認識処理装置２０であって、前記２値化した画像データを格納するメモリ２３と、画像データを複数画素から成る画素ブロックに分割し、前記複数画素の累積画素値によって前記画素ブロックを２値化して前記メモリに格納する第一の２値化手段２２と、を有する。 - 特許庁

The control circuit controls an erasing verification operation for verifying that the threshold value of the nonvolatile memory cells is moved into the first threshold value distribution with the use of an erasing verification level as an index and a writing verification operation for verifying that the threshold value of the nonvolatile memory cells is moved into the second threshold value distribution with the use of a writing verification level as an index.例文帳に追加

制御回路は、不揮発性メモリセルのしきい値が第１のしきい値分布内に移動したことを消去ベリファイレベルを指標として確認する消去ベリファイ動作、不揮発性メモリセルのしきい値が第２のしきい値分布内に移動したことを書き込みベリファイレベルを指標として確認する書き込みベリファイ動作を制御する。 - 特許庁

The control means 5 is equipped with a second memory part 10 to store the general-purpose screw driving data necessary for screw driving and a control part 8 to acquire when necessary the natural characteristic data or the general-purpose screw driving data from the first 7 and second memory parts 10 and perform the screw driving control on the basis of the acquired data.例文帳に追加

また前記制御手段５は、ねじ締め作業時に必要な汎用ねじ締めデータを記憶する第二記憶部１０と、前記第一記憶部７および第二記憶部１０から必要に応じて固有特性データまたは汎用ねじ締めデータをそれぞれ取得し、これら各データに基づいてねじ締め制御を行う制御部８とを備えている。 - 特許庁

The system comprises a first cache implemented in an operating system or kernel space (e.g., in memory managed by or allocated to an operating system) and a second cache implemented in application or user space (e.g., in memory managed by or allocated to an application program).例文帳に追加

多層キャッシングシステムは、オペレーティングシステムまたはカーネルスペース（例えば、オペレーティングシステムによって管理されるメモリまたはオペレーティングシステムに割り当てられるメモリ）にて実行される第１のキャッシュと、アプリケーションスペースまたはユーザスペース（例えば、アプリケーションプログラムによって管理されるメモリまたはアプリケーションプログラムに割り当てられるメモリ）にて実行される第２のキャッシュとを含む。 - 特許庁

One end of a power source line for each memory cell arranged in the direction of row of a memory cell group arranged in a matrix state is connected to two first and second power source supply ends each independent of the other through two switching means on-off-controlled by inverse logic based on a test mode switching signal for switching a test mode or a normal mode.例文帳に追加

マトリックス状に配置されたメモリセル群の行方向に配列された各々のメモリセル用電源線の一端は、テストモードと通常モードを切り替えるためのテストモード切替信号に基づき互いに反転論理でオン／オフ制御される２つのスイッチング手段を介してそれぞれ独立した２つの第１と第２の電源供給端に接続する。 - 特許庁

When image data including data stored in a block (low-speed block) having a data transfer speed lower than the data transfer speed that an image output device 3 requires are transferred to the image output device 3 through a buffer memory 4, the data stored in the low-speed block are transferred to the buffer memory 4 first irrelevantly to the transfer order.例文帳に追加

画像出力装置３で要求されるデータ転送速度より小さいデータ転送速度を有するブロック（低速度ブロック）に記憶されたデータを含む画像データをバッファメモリ４を介して画像出力装置３に転送する場合には、転送順序に関わりなく、まず低速度ブロックに記憶されたデータをバッファメモリ４に転送する。 - 特許庁

A first means to save storage information of a RAM built-in the microcomputer in a cache memory 21 based on command issuance from a host system 26, a second means to develop a program stored in an external program memory of the microcomputer in the RAM and a third means to execute the developed program are formed by the microcomputer 23.例文帳に追加

ホストシステム（２６）からのコマンド発行に基づいて、マイクロコンピュータに内蔵されたＲＡＭの記憶情報をキャッシュメモリ（２１）に待避する第１手段と、マイクロコンピュータの外部のプログラムメモリに記憶されているプログラムを上記ＲＡＭに展開する第２手段と、展開されたプログラムを実行する第３手段とをマイクロコンピュータ（２３）によって形成する。 - 特許庁

When timing is performed and it is determined that elapsed time exceeds the fixed time, a CPU reads the number of medals stored in a bet memory and a credit memory, and a first standby signal when the number of the medals is 0, a second standby signal when it is 1 or 2, or a third standby signal when it is 3 or more is inputted to a sub CPU.例文帳に追加

計時され経過時間が一定時間を過ぎたと判定されると、ＣＰＵはベットメモリおよびクレジットメモリに記憶されているメダル枚数を読み出し、メダル枚数が０枚の場合は第１待機信号を、１枚又は２枚の場合は第２待機信号を、３枚以上の場合は第３待機信号をサブＣＰＵに入力する。 - 特許庁

Further, in each operation, partial matrix elements of the element matrix and the arrangement matrix are read out from the first local memory and stored in the second local memory, and in each reading, an element corresponding to the matrix element read out from the arrangement matrix in the second partial vector is multiplied by the matrix element read out from the element matrix and the operation result is outputted.例文帳に追加

また、その演算毎に、第１局所メモリから要素行列および配置行列の一部の行列要素を読み出して第２の局所メモリに格納し、その読み出し毎に、第２部分ベクトルのうち配置行列から読み出した行列要素に対応する要素を、要素行列から読み出した行列要素に乗じ、演算結果を出力する。 - 特許庁

When non-sequential reading as reading at a non-sequential address, which is not continuous to the previous read address, occurs, a first cache memory circuit 270 sequentially caches address data of the non-sequential address and n (n represents an integer not less than 1) addresses following the non-sequential address and stores the cached data of n addresses in a second cache memory circuit 280.例文帳に追加

前回のリード・アドレスと連続しない非順次アドレスへのリードである非順次リードがあったときに、第１のキャッシュ・メモリ回路２７０により該非順次アドレス、および該非順次アドレスに続くｎ個（ｎ：１以上の整数）のアドレスのデータを順次キャッシングすると共に、キャッシングしたｎ個のアドレスのデータを第２のキャッシュンメモリ回路２８０に保存する。 - 特許庁

When writing data, the storage controller SC generates an protection code 604 which can specify an address of a writing destination page, splits data on the cache memory CM managed in first data length so that the written data and the protection code 604 are combined to become the second data length, and writes it in the flash memory chip MEM in a second data length unit.例文帳に追加

ストレージコントローラＳＣは、データ書き込み時に、書き込み先ページのアドレスを特定可能な保護コード６０４を生成し、書き込みデータと保護コード６０４とを合わせて第二のデータ長となるように第一のデータ長単位で管理されているキャッシュメモリＣＭ上のデータを分割し、第二のデータ長単位でフラッシュメモリ・チップＭＥＭに書き込む。 - 特許庁

A third area is divided into a plurality of areas, a first area, the plurality of areas and a second area are correlated to different zone numbers, recorded in a corresponding table memory and managed, and the zone numbers of an optical pickup corresponding to current and seek target positions are recorded in a zone recording memory to manage the position of the optical pickup.例文帳に追加

第３の領域を複数の領域に分割し、第１の領域，複数の領域および第２の領域を別々のゾーン番号に各々対応づけて対応テーブルメモリに記録して管理するとともに、光ピックアップの現在およびシーク先の目標位置に対応するゾーン番号をゾーン記録メモリに記録して光ピックアップの位置を管理する。 - 特許庁

A write control circuit 104 repeats write operation with write voltage Vw until a memory cell transistor 106 is turned off by readout voltage Vr-ΔVr in a first write cycle, further, the circuit 104 repeats write operation with write voltage Vw-ΔVw until the memory cell transistor 106 is turned off by readout voltage Vr in a second write cycle.例文帳に追加

書込制御回路１０４は、第１の書き込みサイクルでは、メモリセルトランジスタ１０６が読出電圧Ｖr −ΔＶr でオフするようになるまで、書込電圧Ｖw での書込動作を繰り返し、さらに、第２の書込サイクルでは、メモリセルトランジスタ１０６が読出電圧Ｖr でオフするようになるまで、書込電圧Ｖw −ΔＶw での書込動作を繰り返す。 - 特許庁

The semiconductor memory comprises a memory cell 10 having a data storage unit 20 for storing data, and a transfer gate unit having a first conductive MOSFT 12 for writing and reading data in and from the data storage unit, and an electric potential is applied in accordance with data which is stored in the data storage unit as board bias of the MOSFET.例文帳に追加

データが記憶されるデータ記憶部２０と、データをデータ記憶部に書込むためおよびデータ記憶部からデータを読出すための、第１導電型のＭＯＳＦＥＴ１２を有するトランスファゲート部とを有するメモリセル１０を備え、ＭＯＳＦＥＴの基板バイアスとしてデータ記憶部に記憶されたデータに応じた電位が印加されているように構成されている。 - 特許庁

In a moving image reproducing apparatus having a reproduction control means for controlling reproduction of moving image data, the moving image reproducing apparatus has a storage control means for storing the moving image data in a memory and a transfer means for sequentially transferring to an external storage device moving image data to be reproduced last first in order from moving image data stored in the memory.例文帳に追加

動画像データの再生を制御する再生制御手段を有する動画像再生装置において、動画像データをメモリに記憶する記憶制御手段と、前記メモリに記憶された動画像データのうち、後に再生される動画像データから順に、外部の蓄積装置へ転送する転送手段と、を有することを特徴とする。 - 特許庁

A projector comprising a computer is started according to a basic system to be executed first in the computer in starting the projector and to the processing by the basic system, and comprises an internal storage device storing a 1st control system for controlling the operation of the projector, and a memory control device for reading information stored in a portable type memory.例文帳に追加

コンピュータを含むプロジェクタは、前記プロジェクタの起動時に前記コンピュータにおいて最初に実行される基本システム、および、前記基本システムの処理に従って起動され、前記プロジェクタの動作を制御する第１の制御システムを格納した内部記憶装置と、携帯型メモリに格納された情報を読み出すメモリ制御装置と、を備える。 - 特許庁

When the rotation processing of the image data is required, in the case that the resolution of requiring the resolution conversion processing is 2400 dpi, the rotation processing is applied to the data read from the first image memory 15, and in the case that the resolution not needing the resolution conversion processing is 600 dpi, the rotation processing is performed upon the data read from the second image memory 17.例文帳に追加

画像データの回転処理が必要である場合、解像変換処理を要する解像度が２４００ｄｐｉであるときには第１画像メモリ１５からのデータ読み出し時に回転処理を行い、解像変換処理を要しない解像度が６００ｄｐｉであるときには第２画像メモリ１７からのデータ読み出し時に回転処理を行う。 - 特許庁

The controller saves input division data to the non-volatile memory according to the determination of data size information contained in first input division data in data inputted for security processing from the outside, and the data management size of the storage, and reads saved data to the memory for executing the security processing when the controller receives the nth input division data.例文帳に追加

コントローラは、外部からセキュリティ処理のために入力されるデータのうちの第１の入力分割データに含まれるデータサイズ情報と、記憶装置のデータ管理サイズとの判定に応じて、入力分割データを不揮発性メモリに退避し、第ｎの入力分割データを受け取ると、退避データをメモリへ読み出してセキュリティ処理を実行する。 - 特許庁

This dual mode address generator comprises inputs that receive a current address A, an address offset M, a buffer length L, and a control signal; and logic configured to compute a first memory address for a buffer with an implied lower boundary and a second memory address for a buffer with an implied higher boundary response to the A, M, and L.例文帳に追加

現在アドレスＡ、アドレスオフセットＭ、バッファ長Ｌおよび制御信号を受信する入力と、Ａ、Ｍ、およびＬに応じて、暗示下限境界を有するバッファの第１のメモリアドレスと暗示上限境界を有するバッファの第２のメモリアドレスとを計算するように構成された論理とを含むデュアルモードアドレス生成器が提供される。 - 特許庁

According to an embodiment of the invention, the memory system include switch controller logic for controlling operation of both the first switching logic and the second switching logic to prevent simultaneous or overlapping access to the same memory bank by the plurality of link controllers and prevent simultaneous or overlapping access to the plurality of banks by the same link controller.例文帳に追加

本発明の一部の実施形態によれば、複数のリンク制御部による同じメモリバンクへの同時の、または重複するアクセスを防ぎ、同じリンク制御部による複数のバンクへの同時の、または重複するアクセスを防ぐために、第1のスイッチングロジックおよび第2のスイッチングロジックの両方の動作を制御するためのスイッチ制御部ロジックがある。 - 特許庁

A CPU 110, which constitutes a transmission terminal 103, abstracts a audio data section from a second real time data obtained from a DV cam corder 120 and stored in a memory 109, and replaces it with the audio data section of a first real time data obtained from a VTR 101 and stored in the memory 109 at the same time, and generates desired transmission data.例文帳に追加

送信端末１０３を構成するＣＰＵ１１０はメモリ１０９に格納されるＤＶカムコーダ１０２から得られる第２のリアルタイムデータから音声データ部分を抽出し、同時にメモリ１０９に格納されるＶＴＲ１０１から得られる第１のリアルタイムデータの音声データ部分とを置換して、所望の伝送データを生成する。 - 特許庁

A precharge signal generation circuit 50 outputs precharge signals including pulses, in the first mode, for each cycle in which access is made to a data register 23; and generates precharge signals which mask signals including pulses, in the second mode, for each cycle in which access is made to the data register 23 in case that access is designated to a memory cell except a prescribed memory cell of the data register 23.例文帳に追加

プリチャージ信号生成回路５０は第１のモードにおいてデータレジスタ２３に対するアクセスサイクルごとにパルスを含むプリチャージ信号を出力し、第２のモードにおいてデータレジスタ２３の所定のメモリセル以外のメモリセルに対するアクセスが指定された場合にデータレジスタ２３にアクセスサイクルごとにパルスを含む信号をマスクしたプリチャージ信号を生成する。 - 特許庁

Further, image data is displayed at a pixel of the liquid crystal panel with the memory effect during a plurality of scanning periods, such that the polarities of the voltages applied between the scanning electrode and the signal electrode at a portion forming a pixel of the liquid crystal panel with the memory effect during a first scanning period and during a subsequent period of the plurality of periods are inverted.例文帳に追加

また、複数の走査期間によりメモリ性液晶パネル４０の画素に表示データを表示し、その複数の走査期間のうち、最初の走査期間とその後の走査期間とで、メモリ性液晶パネル４０の画素を構成する部分の走査電極と信号電極間に印加される電圧の極性が反転するようにした。 - 特許庁

The address generator 13 operates in either a first operational mode for generating an address signal corresponding to all addresses of the memory 21, or a second operational mode for generating an address signal so as to form a series of data where each bit of an address input of the memory 21 takes 0 and 1 and different bits once has different signal states.例文帳に追加

アドレス生成器１３は、メモリ２１の全アドレスに対応するアドレス信号を生成する第１動作モードと、メモリ２１のアドレス入力の各ビットが、それぞれ、０と１の両状態をとり、かつ、異なるビット同士が一度は別の信号状態を持つような一連のデータとなるようにアドレス信号を生成する第２動作モードの何れかで動作する。 - 特許庁

Upon recognizing separate designation for designating print of job section data from the header 300 of print data, the control section 105 of the printer 100 designates a printer engine 101 to perform perfecting and delivers print data and job section data, read out alternately from the first memory section 106 and the second memory section 108, to the printer engine 101.例文帳に追加

プリンタ装置１００の制御部１０５は、印刷データのヘッダ３００からジョブ区切りデータの印刷を指示するセパレート指示を認識したときは、プリンタエンジン１０１に両面印刷を指示すると共に第１メモリ部１０６と第２メモリ部１０８とから印刷用データとジョブ区切りデータとを交互に読み出して前記プリンタエンジン１０１へ出力する。 - 特許庁

The first semiconductor memory and the second semiconductor memory of the multichip package have circuits to ensure matching of signal delay between a pad into which respective clock signals are inputted, a pad into which a reverse clock signal is inputted, a pad from which data enable signals are outputted, and a pad from which data signals are outputted, and their respective periphery circuits.例文帳に追加

本発明のマルチチップパッケージの第１の半導体メモリ及び第２の半導体メモリにおいては、それぞれのクロック信号が入力されるパッド、反転クロック信号が入力されるパッド、データイネーブル信号が出力されるパッド、データ信号が出力されるパッドとそれぞれの周辺回路との間に信号遅延の整合を保証する回路を有している。 - 特許庁

Prior to data processing using a flash memory 203 as a cache based on a command, partial or entire data of a second data block based on a long sector defined on the hard disk 204 side including the start end and terminal addresses of a first data block based on a host definition sector is read from the hard disk and written into the flash memory 203.例文帳に追加

コマンドに基づいてフラッシュメモリ２０３をキャッシュとして使用したデータ処理を行うに先立ち、ホスト定義セクタをベースとする第１のデータブロックの始端及び終端アドレス囲む、ハードディスク２０４側で定義されているロングセクタをベースとする第２のデータブロックの一部若しくは全体のデータを前記ハードディスクから読出しフラッシュメモリ２０３に書き込むようにした。 - 特許庁

The differential amplifier AMP controls the load transistor 4 so that drain voltage of the memory transistor 2 is made equal to a first reference voltage Vref1 inputted from the outside, the comparator COM compares an output from this differential amplifier AMP with second reference voltage Vref2, and outputs the compared result as a read-out signal of data from the memory transistor 2.例文帳に追加

差動増幅器ＡＭＰは、メモリトランジスタ２のドレイン電圧が外部から入力された第１基準電圧Ｖref1となるよう負荷トランジスタ４を制御し、比較器ＣＯＭは、この差動増幅器ＡＭＰからの出力と第２基準電圧Ｖref2とを比較し、その比較結果をメモリトランジスタ２からのデータの読み出し信号として出力する。 - 特許庁

The method of controlling a memory system 1 including a non-volatile memory 10 having a plurality of blocks as a unit of data erasure includes steps of: measuring erase time when data is erased for each block; and writing at least data to be supplied from the outside into a first block that is empty and has the oldest erase time.例文帳に追加

データ消去の単位であるブロックを複数個有する不揮発性メモリ１０を含むメモリシステム１の制御方法であって、各ブロックのデータが消去された消去時期を計測する工程と、少なくとも外部から供給されるデータを、空き状態でありかつ消去時期が最も古い第１のブロックに書き込む工程とを含む。 - 特許庁

This software execution system is constituted by providing an instruction converting part 4 to develop an execution module for old system of disk 1 on a memory 3 and to store it in a disk 2 as converting it from one instruction to another when the software is attempted to be executed first and an instruction executing part 5 to execute the execution module after conversion which is developed on the memory 3.例文帳に追加

ソフトウェアを初めて実行しようとするときにディスク１の旧システム用実行モジュールを１命令ずつ逐一変換しながらメモリ３上に展開していくとともにディスク２に格納していく命令変換部４と、メモリ３上に展開された変換後の実行モジュールを実行する命令実行部５とを有する。 - 特許庁

Each time the time information creation module 35 generates the time information A, a diagnostic record module 44 transfers a first type of record including the time information A and the diagnostic information generated at that point of time to a memory manager 34, and transfers a second type of record including the vehicle information and time information B generated at that point of time to the memory manager 34.例文帳に追加

ダイアグレコードモジュール４４は、時刻情報作成モジュール３５が時刻情報Ａを生成する毎に、当該時刻情報Ａ及びその時点で生成されたダイアグ情報を含む第１種のレコードをメモリマネージャ３４に渡し、当該車両情報及びその時点で生成された時刻情報Ｂを含む第２種のレコードをメモリマネージャ３４に渡す。 - 特許庁

A voltage supply circuit (WSC) includes a first voltage supply circuit (WSC1) for precharging a driver power supply voltage (LCVDD) to the power supply voltage level (VDD) of a memory cell (MC), and a second voltage supply circuit (WSC2) for supplying a voltage lower than the power supply voltage level (VDD) of the memory cell to the driver power supply voltage (LCVDD).例文帳に追加

電圧供給回路（ＷＳＣ）に、ドライバ電源電圧（ＬＣＶＤＤ）をメモリセル（ＭＣ）の電源電圧レベル（ＶＤＤ）までプリチャージする第１の電圧供給回路（ＷＳＣ１）と、ドライバ電源電圧（ＬＣＶＤＤ）にメモリセルの電源電圧レベル（ＶＤＤ）より低い電圧を供給する第２の電圧供給回路（ＷＳＣ２）とを設ける。 - 特許庁

The second reservation display means arrays the number of reservation display areas 903 (first to m-th areas) corresponding to the order of executing the second processing, to areas 903 matching the upper limit m of the second start memory counts, and displays the number of second reserved symbols 901 corresponding to the second start memory counts in the reservation display area 903.例文帳に追加

第二保留状態表示手段は、第二始動記憶数の上限ｍに一致する個数の保留表示領域９０３（第１領域〜第ｍ領域）を、第二処理の実行順に対応させて配列し、第二始動記憶数に対応した数の第二保留図柄９０１を保留表示領域９０３に表示させる。 - 特許庁

In this information processor including a BIOS for controlling a basic device and a CMOS for storing the set parameter of the BIOS, the BIOS is provided with a first copy part 23 for copying the set parameter of the BIOS stored in the CMOS to a flash memory and a second copy part 24 for copying the set parameter of the BIOS copied to the flash memory to the CMOS.例文帳に追加

基本デバイスを制御するＢＩＯＳとＢＩＯＳの設定パラメータを記憶するＣＭＯＳとを含んだ情報処理装置であって、ＢＩＯＳはＣＭＯＳに記憶されたＢＩＯＳの設定パラメータを、フラッシュメモリにコピーする第１のコピー部２３と、フラッシュメモリにコピーされたＢＩＯＳの設定パラメータを、ＣＭＯＳにコピーする第２のコピー部２４とを含む。 - 特許庁

Secreted information outputted by peripheral equipment is first normalized before reaching a memory means, waits for read and use of the system, unsecreted information to be written from the system to the memory means is secreted before reaching the DRAM 50, returned, stored to the peripheral equipment and read of the information when the peripheral equipment is stolen and when the system is intruded is prevented.例文帳に追加

周辺装置の出力した秘密化情報をメモリ手段に至る前にまずノーマル化し、システムの読み取り使用を待機し、かつシステムよりメモリ手段に書き込む未秘密化情報をＤＲＡＭ５０に至る前に秘密化をし、周辺装置に返送・保存し、周辺装置が盗まれる場合とシステムが侵入される場合の情報の読み取られることを防止する。 - 特許庁

When a collision detection part 20 detects a state reading signal SR2 for reading the count value CNT of the counter 2 from the second device when the first device writes data into the FIFO memory 1, the collision detection part 20 outputs a value showing that the FIFO memory 1 is empty to the second device regardless of the count value CNT of the counter 2.例文帳に追加

また、衝突検出部２０では、第１の装置がＦＩＦＯメモリ１にデータの書き込みを行っているときに、第２の装置からカウンタ２のカウント値ＣＮＴを読み出すための状態読出信号ＳＲ２を検出した場合に、このカウンタ２のカウント値ＣＮＴに拘らずＦＩＦＯメモリ１が空であることを示す値を第２の装置に出力する。 - 特許庁

When a parameter of a processing by the subroutine program is changed, a program which is dynamically changed at the outside is reloaded on the shared memory, made possible to be executed by the first CPU and in addition, when the contents of a processing program to be loaded on the shared memory from the outside are changed, conversion of a data processor or the arithmetic processing unit to other use is easily performed.例文帳に追加

前記サブルーチンプログラムによる処理のパラメータを変更する場合には、外部でダイナミックに変更したプログラムを再度共有メモリにロードして、第１のＣＰＵが実行可能にでき、また、外部から共有メモリにロードする処理プログラムの内容を変更すれば、データ処理装置若しくは演算処理ユニットの他の用途への転用も簡単である。 - 特許庁

A nonvolatile memory individually stores the background data and the object data, and in the case of displaying the object data stored in the nonvolatile memory in a standard reproduction mode, an LC 26 displays the object data at a particular magnification (first magnification) depending on an image size of the object data independently of whether or not the background data are not set to the mode.例文帳に追加

背景データと被写体データは個別に不揮発性メモリに格納され、不揮発性メモリに格納された被写体データを標準再生モードで表示するときには、それに背景データが設定されているか否かに係わらず、被写体データの画像サイズによって決まるある特定の倍率（第一の倍率）で被写体データをＬＣＤ２６に表示する。 - 特許庁

If a server device 4 receives a request for downloading from the client device 5, it first reads the divided contents information from the high speed memory 2 to transmit the information to the client device 5, and while the client device 5 is reproducing the divided contents information, it reads the divided contents information from the low speed memory 3 in its background to transmit the information to the client device 5.例文帳に追加

サーバ装置４は、クライアント装置５からダウンロード要求を受けると、先ず、高速記憶装置２から分割コンテンツ情報を読み出してクライアント装置５に送信し、クライアント装置５が当該分割コンテンツ情報を再生中に、そのバックグランドで、低速記憶装置３から分割コンテンツ情報を読み出してクライアント装置５に送信する。 - 特許庁

This memory system 1 includes: a nonvolatile memory 10 having a plurality of blocks each of which is a unit of data erasure; a measurement part 31 for measuring erasure time when data of each block are erased; and a block control part 30 for writing data supplied from at least the outside into a first block in an empty state of the oldest erasure time.例文帳に追加

メモリシステム１は、データ消去の単位であるブロックを複数個有する不揮発性メモリ１０と、各ブロックのデータが消去された消去時期を計測する計測部３１と、少なくとも外部から供給されるデータを、空き状態でありかつ消去時期が最も古い第１のブロックに書き込むブロック制御部３０とを含む。 - 特許庁

The signal processing processor receives the pre-acquisition adjustment data from the nonvolatile memory through the interface, generates and sends actual use adjustment data from the received pre-adjustment data and sends the actual use adjustment data to the first IC, receives correction data from the nonvolatile memory and supplies correction data based on the received correction data to the other circuit.例文帳に追加

信号処理プロセッサは、インターフェース部を通じて不揮発性メモリから事前調整調整データを受け取り、受け取った事前調整データから実使用調整データを生成して第１のＩＣに送ると共に、不揮発性メモリから補正用データにを受け取り、受け取った補正用データに基づく補正データを、他の回路に供給する。 - 特許庁