「CPU cycle」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

A CPU 11 controls a pulse generator 20 so that it may output switching pulses in burst form by a specified number at a time in every specified burst cycle so as to generate voltage on the secondary side of the transformer 2, for switching the transistor 4 by the switching pulses.例文帳に追加

ＣＰＵ１１はトランス２の二次側に電圧を生じさせるために、所定のバースト周期毎に所定数ずつバースト形式でスイッチングパルスを出力するようパルス発生部２０を制御し、そのスイッチングパルスによりトランジスタ４をスイッチング動作させる。 - 特許庁

In a readout cycle of data from peripheral equipment 300 by a CPU 100, not only an address for specifying the peripheral equipment 300 but also write data to be written in a buffer 303 of the peripheral equipment 300 are transmitted via an address bus 201.例文帳に追加

ＣＰＵ１００による周辺装置３００からのデータの読み出しサイクルにおいて、周辺装置３００を特定するためのアドレスに加えて周辺装置３００のバッファ３０３に書き込む書き込みデータを、アドレスバス２０１を介して送信する。 - 特許庁

With a reset signal from an external reset circuit, a transfer setting circuit 51 initializes the CPU 10 and outputs a cycle/burst select signal for selecting burst transfer and a transfer start signal to a ROM option control circuit 52.例文帳に追加

外部リセット回路からのリセット信号に基づき、転送設定回路５１がＣＰＵ１０を初期状態にすると共にバースト転送を選択するためのサイクル／バースト選択信号及び転送スタート信号をＲＯＭオプション制御回路５２へ出力する。 - 特許庁

When first performance execution patterns Pa1, Pa2, Pa5 and Pa6 are determined when variation patterns P1, P2, P5 and P6 for executing a plurality of variation cycles are determined, a general CPU executes the normal notice performance of the same kind from the first variation cycle.例文帳に追加

統括ＣＰＵは、複数回の変動サイクルが実行される変動パターンＰ１，Ｐ２，Ｐ５，Ｐ６が決定されたときに、第１の演出実行パターンＰａ１，Ｐａ２，Ｐａ５，Ｐａ６を決定された場合、１回目の変動サイクルから同じ種類の通常予告演出を実行させる。 - 特許庁

When a closed route is formed after executing retrieval by one cycle, a processing unit (CPU) stores the closed route in a surface extraction data storage part 33 as an extracted surface and stores an independent hole element in the closed route as a hole of the extracted surface.例文帳に追加

検索が一巡して閉経路が形成されたとき、処理装置（ＣＰＵ）が、その閉経路を抽出面として面抽出データ記憶部３３に保存するとともに、閉経路内の独立した穴要素をその抽出面の穴として保存する。 - 特許庁

A CPU 381 properly uses a mode of outputting the plotting commands of both panels in an equal updating cycle according to game conditions, and a mode of suspending the plotting command for the back side panel and outputting the plotting command only for the front side panel, etc.例文帳に追加

ＣＰＵ３８１は、遊技状態に応じて両パネルの描画コマンドを等しい更新周期で出力するモード；裏側パネルについての描画コマンドを休止し、表側パネルについてのみ描画コマンドを出力するモードなどを使い分ける。 - 特許庁

To provide a data transfer control device, which will not cause the cycle of link scan time or the load of data transfer on a CPU to increase, even in a state where the data quantity to be transmitted and received in a node connected to a real-time network is increasing.例文帳に追加

リアルタイムネットワークに接続されるノードで送受信されるデータ量が増大している状況下でも、リンクスキャンタイムの周期を増大させず、またＣＰＵにかかるデータ転送の負荷を増大させないデータ転送制御装置を得ること。 - 特許庁

The output of the counting circuit and the converters 18a, 18b is inputted to a CPU 17, and it is determined in which region in four regions of one cycle position information is located according to a relation in a level and a sign of the phase A and phase B signals.例文帳に追加

計数回路１６、変換器１８ａ、１８ｂの出力はＣＰＵ１７に入力し、Ａ相、Ｂ相の信号の大小関係及び符号により、位置情報が１周期の４つの領域のどこの領域にあるかを判断する。 - 特許庁

On the other hand in the interrupt processing, the sub-CPU executes various types of output processing such as light emitting processing, voice output processing, and motor output processing, and various types of remaining processing such as motor processing (movable body processing) every control cycle (every 2 ms).例文帳に追加

その一方、サブＣＰＵは、割り込み処理において、光出力処理、音出力処理、モータ出力処理などの各種出力処理及びモータ処理（可動体処理）などの残りの各種処理を制御周期（２ｍｓ）毎に実行するようにした。 - 特許庁

To reduce a circuit size by reducing performance deterioration of a CPU to shorten an access cycle to a memory, if two or more access sources to the memory exist, in a memory access control circuit capable of performing access control to the memory.例文帳に追加

メモリへのアクセス制御を行うことが可能なメモリアクセスコントロール回路において、メモリへのアクセス元が複数存在する場合は、ＣＰＵのパフォーマンスの低下を低減させることにより、メモリへのアクセスサイクルを低減し、回路規模を削減する。 - 特許庁

Furthermore, a comparison part 17 compares the feedback value of the feedback signal with a feedback target value set by the CPU 11, for each prescribed control cycle, to make a masking part 18 mask the driving pulses output from the pulse-generating part 14 to the high voltage-generating part 20.例文帳に追加

比較部１７は、所定制御周期毎に該帰還信号の帰還値と、ＣＰＵ１１によって設定される帰還目標値とを比較して、パルス発生部１４から高圧発生部２０へ出力される駆動パルスをマスク部１８にマスクさせる。 - 特許庁

When variation patterns P2-P4, P6-P8 and P12 for executing a plurality of variation cycles are specified when a probability variation suggesting mode is set, a general CPU changes the display stage of a probability variation suggesting performance in each variation cycle.例文帳に追加

確変示唆モードが設定されているときに、複数回の変動サイクルが実行される変動パターンＰ２〜Ｐ４，Ｐ６〜Ｐ８，Ｐ１２が指定された場合、統括ＣＰＵは、変動サイクル毎に確変示唆演出の表示段階を変更するようになっている。 - 特許庁

To provide an electromagnetic attraction type magnetic bearing and its control method for achieving a complete zero power control to always zero a control current in one of opposed electromagnets, reducing the number of parameters to be determined every computing cycle, simplifying a computing logic, reducing the controlled variable of a CPU, and reducing requirements for the high-performance expensive CPU.例文帳に追加

対向する電磁石のいずれか一方の制御電流を常に０とする完全なゼロパワー制御が達成でき、かつ演算周期毎に判定するパラメータ数を低減し、演算ロジックを簡易し、ＣＰＵの制御量を減少させ、高性能かつ高価なＣＰＵの必要性を低減することができる電磁吸引式磁気軸受とその制御方法を提供する。 - 特許庁

A WD monitoring circuit 12 is provided with a capacitor 26 that is discharged in a normal state and charged when a WD signal issued by a CPU 10 in a prescribed cycle is supplied, and a comparator with hysteresis 24 for comparing the voltage of the capacitor 26 with a reference voltage and requesting the CPU 10 to perform reset start when the voltage of the capacitor 26 falls down to the reference voltage.例文帳に追加

ＷＤ監視回路１２に、常態で放電され、ＣＰＵ１０が所定周期で発するＷＤ信号が供給された場合に充電されるコンデンサ２６と、コンデンサ２６の電圧を基準電圧と比較し、コンデンサ２６の電圧が基準電圧まで低下した場合にＣＰＵ１０にリセット起動を要求する信号を供給するヒス付きコンパレータ２４と、を設ける。 - 特許庁

The CPU also adjusts the electronic shutter speed (exposure time) of the AF imaging device 16 based on a brightness level of an image signal acquired by the AF imaging device 16 and enhance the frame rate (image take-in cycle) of the AF imaging device 16 as high as possible.例文帳に追加

また、ＡＦ用撮像素子１６により得られる映像信号の輝度レベルに基づいてＡＦ用撮像素子１６の電子シャッタ速度（露光時間）を調整すると共に、ＡＦ用撮像素子１６のフレームレート（画像取込周期）を可能な範囲で高速化する。 - 特許庁

A sleep control part 26 turns off an RF circuit 10, a fast clock 20, etc., by the commands given from a CPU 28 to shift them to sleep states and then wakes up them in each prescribed cycle, to intermittently confirm the presence or absence of incoming.例文帳に追加

スリープ制御部２６は、ＣＰＵ２８からの指令によりＲＦ回路１０や高速クロック２０等をオフにしてスリープ状態に移行し、所定の周期でこれらをＷａｋｅＵｐして受信可能状態とし間欠的に着信の有無を確認する。 - 特許庁

Consequently, connection reliability of the via conductors 34, 70 can be prevented from dropping due to the warpage of the insulation layer 32 and the interlayer resin insulation layer 68 on a memory 42 caused by reflow heating when a CPU 90 is mounted and heating/cooling during a heat cycle.例文帳に追加

このため、ＣＰＵ９０を実装する際のリフロー加熱、ヒートサイクル時の加熱・冷却によるメモリ４２上の絶縁層３２、層間樹脂絶縁層６８の反りによるビア導体３４とビア導体７０との接続信頼性の低下を防ぐことができる。 - 特許庁

The interruption request signal generated in the interruption generation circuit 101 is divided and/or multiplied in the dividing/multiplying circuit 102, so that a generation cycle of the interruption request signal is changed and interruption is generated for a CPU core 111 at any timing.例文帳に追加

割込み発生回路１０１で発生した割込み要求信号は、分周・逓倍回路１０２で分周及び／又は逓倍されることで割込み要求信号の発生周期が変化し、任意のタイミングでＣＰＵコア１１１に対して割込みを発生する。 - 特許庁

A CPU 51 emits a head trigger signal 65 at every fire cycle by using a timer to apply a drive pulse to a printing head 21 and generates interruption processing once per 8 for cycles to collect image data 59 corresponding to 8 fire cycles by interruption processing to output the same at a stroke.例文帳に追加

ＣＰＵ５１は、タイマを用いてファイヤ周期ごとにヘッドトリガ信号６５を発して印刷ヘッド２１に駆動パルスを与えるとともに、８ファイヤ周期に１回だけ割り込み処理を発生させて、その割り込み処理で８ファイヤ分のイメージデータ５９を纏めて一気に出力する。 - 特許庁

When continuous advance notice performance is executed in the present symbol variable game after the execution of continuous advance notice performance in the preceding symbol variable game, a CPU for general control does not output a performance content specifying command in a first variation cycle in the present symbol variable game.例文帳に追加

前回の図柄変動ゲームで連続予告演出が実行された後に、今回の図柄変動ゲームにおいても連続予告演出が実行される場合、統括制御用ＣＰＵは、今回の図柄変動ゲームにおける初回の変動サイクルでは、演出内容指定コマンドを出力しない。 - 特許庁

When a rewriting operation by the CPU core 21 occurs for the preset variables in a program, the monitor circuit 22 stores the update data(variable values), and transmits variable information stored in its own internal register through a debug I/F 23 to a debug tool 14 in a predetermined transmission cycle.例文帳に追加

モニタ回路２２は、プログラム内の予め設定された変数に対してＣＰＵコア２１による書き換え動作が発生する場合にその更新データ（変数値）を記憶し、自身の内部レジスタに保持している変数情報を所定の送信サイクルでデバッグＩ／Ｆ２３を介してデバッグツール１４に送信する。 - 特許庁

A door monitoring control CPU (central processing unit) 420 gets the information stored as the history information pertaining to any one of the door states when a prescribed cycle passes based on the detection of the open or closed state of the door by the door monitoring sensor 470.例文帳に追加

この扉監視制御ＣＰＵ４２０は、扉監視センサ４７０によって扉の開放状態及び閉鎖状態が所定の周期内に検知されたことに基づいて、該所定の周期が経過する際にいずれか一方の状態に関する情報を履歴情報として記憶させる。 - 特許庁

As the musical sound waveform Out is generated based on the waveform output W which is read through a second waveform buffer 104 whose buffer size is large in a high speed arithmetic cycle until key-off time after the fixed period, the sound break is avoided when the arithmetic load of the CPU 10 is increased.例文帳に追加

そして、一定時間経過してからキーオフ時点までは高速演算周期下でバッファサイズの大きい第２波形バッファ１０４を介して読み出される波形出力Ｗに基づき楽音波形Ｏｕｔを発生するので、ＣＰＵ１０の演算負荷が増大した時の音切れを回避する。 - 特許庁

An inverter 8 for driving a compressor 1 and a heat dissipator 9a for cooling a converter 9 are mounted on a refrigerant piping 101a of a refrigeration cycle 100 wherein refrigerant pressure is detected by a pressure sensor 13 and is inputted into a CPU 11a of a controller 11.例文帳に追加

コンプレッサ１を駆動するインバータ８およびコンバータ９を冷却する放熱器９ａは、冷凍サイクル１００の冷媒配管１０１ａに取付けられており、冷媒圧力が圧力センサ１３によって検出され、コントローラ１１のＣＰＵ１１ａに入力される。 - 特許庁

When a variation pattern capable of specifying a continuous notice performance is predetermined by a prescribed control command, a CPU for general control selects notice modes A-D and Y for determining the performance contents of a notice performance to be executed during a variation cycle configuring the continuous notice performance.例文帳に追加

統括制御用ＣＰＵは、所定の制御コマンドにより連続予告演出を特定可能な変動パターンが指定されると、連続予告演出を構成する変動サイクル中に行なわせる予告演出の演出内容を決定するための予告モードＡ〜Ｄ，Ｙを選択するようになっている。 - 特許庁

The prepaid record medium-reading unit 100 has a CPU 121 for measuring a time period in which the received ball lending completion signal EXS is changed to the low level during the one cycle (S9), and when the measured time is out of the range of defined values (S10: No), error notification is executed (S12).例文帳に追加

プリペイド記録媒体読取装置１００のＣＰＵ１２１は、受信した球貸完了信号ＥＸＳの１周期においてローレベルに変化している時間を計測し（Ｓ９）、その計測した時間が規定値の範囲ではない場合は（Ｓ１０：Ｎｏ）、エラー報知を行う（Ｓ１２）。 - 特許庁

Diagnosis control parts 112 to 114 of the CPU cards 2 to 4 decide whether or not the received data is '1', update the value of definer switching registers 1111 to 1141, when the received data is '0', and shifts the phase of he definer signals of the diagnosis control parts 112 to 114 by one cycle.例文帳に追加

そして、ＣＰＵカード２〜４の診断制御部１１２〜１１４は、受信したデータが”１”であるか否かを判断し、受信したデータが”０”である場合、デファイナ切替えレジスタ１１１１〜１１４１の値を更新し、診断制御部１１２〜１１４のデファイナ信号の位相を一周期ずらす。 - 特許庁

A CPU 120 sets data whose kinds are different for each communication in regions B1-Bn of a communication buffer 131 synchronously with each communicating timing, and sets data whose kind is the same for each communication in a region A of the communication buffer 131 in a longer cycle thanwiring address counter part 13 by the 21.例文帳に追加

ＣＰＵ１２０は、各通信タイミングに同期して通信毎に種類の異なるデータを通信バッファ１３１の領域Ｂ１〜Ｂｎにセットするとともに、通信タイミングよりも長い周期にて通信毎の種類が同じデータを通信バッファ１３１の領域Ａにセットする。 - 特許庁

Then, during a period, up to the detection of the sheet 104 on the transport path by a registration sensor 119, from the start of the paper supplying of the sheet 104 by the sheet supplying part 132, a control part (CPU) carries out control so that the rotating and the stopping of the paper supplying roller 102 is repeated at the constant cycle by a stepping motor.例文帳に追加

そして、シート給送部１３２によるシート１０４の給送開始からレジストセンサ１１９によってシート１０４が搬送路上で検知されるまでの期間、制御部（ＣＰＵ）は、ステッピングモータによって給紙ローラ１０２を一定の周期で回転と停止を繰り返すように制御する。 - 特許庁

A generalization CPU executes the re-lottery presentation which is to report whether a probability change situation advantageous for the player is given after the completion of the jackpot game or not at the time of the passage of a prescribed starting cycle with the sensing of a game ball by a gate sensor in a presentation start-up gate as a moment.例文帳に追加

統括ＣＰＵは、演出始動ゲートのゲートセンサによる遊技球の検知を契機として、所定の開始周期の経過時に、大当り遊技終了後に遊技者に有利となる確変状態が付与されるか否かを報知する再抽選演出を実行する。 - 特許庁

When transfer of the detected cylinder pressure data is requested from a personal computer 20 as an external monitor device, the CPU 14 transfers the detected cylinder pressure data corresponding to one operational cycle of an engine 1, that is, a period of a 720 degree of a crank angle in a unit.例文帳に追加

外部モニタ装置であるパーソナルコンピュータ２０から検出筒内圧データの転送要求がなされたときは、ＣＰＵ１４は、エンジン１の１運転サイクル、すなわちクランク角７２０度の期間に対応する検出筒内圧データを一括してパーソナルコンピュータ２０に転送する。 - 特許庁

A generalization CPU executes the re-lottery presentation to report whether a probability change situation advantageous for the player is given after the completion of the jackpot game or not at the time of the passage of a prescribed starting cycle with the sensing of a game ball by a gate sensor in a presentation start-up gate as a moment.例文帳に追加

統括ＣＰＵは、演出始動ゲートのゲートセンサによる遊技球の検知を契機として、所定の開始周期の経過時に、大当り遊技終了後に遊技者に有利となる確変状態が付与されるか否かを報知する再抽選演出を実行する。 - 特許庁

On the other hand, when the integrated control CPU determines to give an advance announcement of the movable body, it gives advance announcement of movable bodys in all the variation cycles except the last time while it gives a stepwise advance announcement of the direction content which is determined to be executed in the variation cycle.例文帳に追加

その一方、統括制御用ＣＰＵは、可動体予告の実行可を決定した場合、最終回を除く全ての変動サイクルにおいて可動体予告を実行させる一方で、最終回の変動サイクルでは、当該変動サイクルでの実行が決定された演出内容で段階予告を実行させる。 - 特許庁

According to the operation of the game machine, in interrupt processing, a sub-CPU of a voice, lamp, and movable body control board executes light control processing concerning a decorative lamp, and voice control processing concerning a speaker every other control cycle (every 4 ms), and alternately executes the light control processing and voice control processing (see steps S16 to S20).例文帳に追加

音声・ランプ・可動体制御基板のサブＣＰＵは、割り込み処理において、装飾ランプに関する光制御処理及びスピーカに関する音声制御処理を１制御周期おき（４ｍｓ毎）に実行して、光制御処理及び音声制御処理を交互に実行するようにした（ステップＳ１６〜ステップＳ２０参照）。 - 特許庁

The power source of a communication means such as S.S. communication device 36 is switched on or switched off in a constant cycle, and with a wake-up signal from a communication means received a signal from the outside, the CPU 37 switches from the low speed clock 37A to the high speed clock 37B to transmit the individual-related information.例文帳に追加

また、Ｓ．Ｓ．通信器３６等の通信手段の電源を一定周期で入切制御するとともに、外部からの信号を受信した通信手段からのウェイクアップ信号によりＣＰＵ３７を低速クロック３７Ａから高速クロック３７Ｂに切り換えて個体関連情報の送信処理を行う。 - 特許庁

Then, when second performance execution patterns Pb1, Pb2, Pb5 and Pb6 are determined when the variation patterns P1, P2, P5 and P6 for executing the plurality of variation cycles are determined, the general CPU executes the variation cycle of the normal variation once from the start of the symbol variation game and executes the remaining variation cycles together with a continuous notice performance thereafter.例文帳に追加

そして、統括ＣＰＵは、複数回の変動サイクルが実行される変動パターンＰ１，Ｐ２，Ｐ５，Ｐ６が決定されたときに、第２の演出実行パターンＰｂ１，Ｐｂ２，Ｐｂ５，Ｐｂ６を決定した場合、図柄変動ゲーム開始から１回通常変動の変動サイクルを実行させ、その後、連続予告演出と共に残りの変動サイクルを実行させる。 - 特許庁

The display controlling CPU selects the content of premium presentation associated with a content selecting table TN4 if the special advance announcement value is set, and controls the display content of a presentation display device (an image display part) so that the premium presentation with the selected content is displayed during the fourth variation cycle.例文帳に追加

表示制御用ＣＰＵは、特別予告値が設定されている場合には内容選択テーブルＴＮ４に対応付けられたプレミアム演出の演出内容を選択し、該選択した演出内容によるプレミアム演出を４回目の変動サイクル中に表示させるように演出表示装置（画像表示部）の表示内容を制御する。 - 特許庁

A CPU 11 operates a switching power supply 20 in a PWM fixed operation mode with a fixed pulse cycle by giving an instruction via a control signal, in operation modes requiring a high S/N such as a still image capture operation mode (shutter half-pressed, shutter fully pressed), a moving image recording operation mode (under recording), and a REC (recording) through operation mode with high sensitivity being set (non-recording).例文帳に追加

ＣＰＵ１１は、静止画キャプチャ動作モード（シャッタ半押し、シャッタ全押し）、動画記録動作モード（記録中）、高感度に設定したＲＥＣ（記録）スルー動作モード（非記録）など、高Ｓ／Ｎを必要とする動作モードでは、パルス周期が固定のＰＷＭ固定動作モードでスイッチング電源２０を動作させるべく制御信号により指示する。 - 特許庁

A bit with a different bus is allocated in each IO module, when data obtained from the outside is updated during one scanning, the bit is set to "0" and a CPU module issues an inquiry cycle for reading the allocated bit before IO data update processing, specifies an IO module in which data is updated to read only the specified IO module.例文帳に追加

ＩＯモジュール毎にバスの異なったビットを割り当て、１スキャンの間に外部から取り込むデータが更新されると、このビットを“０”にし、ＣＰＵモジュールはＩＯデータ更新処理の前にこの割り当てられたビットを読み出す問い合わせサイクルを発行してデータが更新されたＩＯモジュールを特定し、この特定したＩＯモジュールのみ読み込みを行うようにした。 - 特許庁

The operating condition of the virtual computer (operating condition of a guest OS on the virtual computer) is monitored by a performance monitoring agent and a performance monitoring manager and the value of a dummy cycle included in the instruction executing part of the virtual computer is varied as the load of the virtual computer varies to dynamically vary the CPU performance of the virtual computer.例文帳に追加

仮想計算機の運用状況(仮想計算機上のゲストＯＳの運用状況)を性能監視エージェント及び性能監視マネージャが監視し、仮想計算機の命令実行部分に含まれるダミーサイクルの値を仮想計算機の負荷の変動に応じて変更させることで仮想計算機のＣＰＵ性能を動的に変更する。 - 特許庁

During the motion of the user, a CPU 110 judges whether motion action is proper from the amplitude, cycle and the number of times of detection of the acceleration signal inputted from an acceleration sensor unit 107 and operates an alarm emitting part 115 when the judge result is proper to inform the user of that kinetic intensity is proper.例文帳に追加

利用者の運動中にあっては、ＣＰＵ１１０は、加速度センサユニット１０７から入力される加速度信号の振幅、周期および検出回数などから適正な運動動作であるか否かを判定し、その判定結果が肯定になったときに、アラーム発生部１１５を作動させ、利用者に適正な運動強度で運動を行ったことを告知させる。 - 特許庁

When a collated result is not coincident, a CPU 1 ends the interruption processing, restores the processing to processing executed before an interruption response cycle, sends a message indicating no reception of the interruption to an interruption reception judging part 9 in the slave unit 203 through a collated result signal 25 and informs the slave unit 203 that the interruption should be continuously outputted because requested service is not supplied.例文帳に追加

照合不一致の場合、ＣＰＵ１は、割り込み処理を終了し、割り込み応答サイクル以前の処理に復帰すると共に、スレーブユニット２０３の割り込み受け付け判定部９へ照合結果信号２５を介して割り込みが受け付けられなかったことを示し、要求したサービスが供給されないため引き続き割り込みを出力し続けなければならないことを通知する。 - 特許庁

The CPU 102 performs treatment based on a command output from a main control portion 200, stores backup information every predetermined cycle, performs return treatment by using the backup information when receiving an abnormal signal outputted from the first monitoring circuit 116, and performs initialization treatment when receiving an abnormal signal outputted from the second monitoring circuit 118.例文帳に追加

ＣＰＵ１０２は、メイン制御部２００から出力されるコマンドに基づいて処理を行うとともに所定周期毎にバックアップ情報を保存し、第１監視回路１１６から出力される異常信号を受信したときはバックアップ情報を用いて復帰処理を行ない、第２監視回路１１８から出力される異常信号を受信したときは初期化処理を行う。 - 特許庁

The high-speed access controller has a bus conversion circuit 108 which is provided with an address storage part 114 for presetting a column address for the time when a CPU 101 accesses a DPRAM 107, decodes the column address set in the address storage part 114 on detecting access to a custom IC 103, reads data from the DPRAM 107 beforehand and outputs the data to an SDRAM bus after a set latency cycle.例文帳に追加

ＣＰＵ１０１がＤＰＲＡＭ１０７へアクセスする際のカラムアドレスを予め設定するアドレス記憶部１１４を有し、カスタムＩＣ１０３へのアクセスを検出するとアドレス記憶部１１４に設定されたカラムアドレスのデコードを行いＤＰＲＡＭ１０７からデータを事前に読み出し、設定されたレイテンシサイクル後にＳＤＲＡＭバスへデータを出力するバス変換回路１０８を備えた。 - 特許庁

In this data transfer system, an address generation circuit 2 which generates a 1st address needed to access an external memory 9 and generates a 2nd address needed to access an internal memory 4 in the same bus cycle when a 1st access control signal is outputted is outputted from a CPU 1 and a control signal generation circuit 3 generates and supplies a 2nd access control signal.例文帳に追加

この発明は、外部メモリ９をアクセスするのに必要な第１のアドレスならびに第１のアクセス制御信号がＣＰＵ１から出力されると同一のバスサイクルにおいて、内部メモリ４をアクセスするのに必要な第２のアドレスをアドレス生成回路２、第２のアクセス制御信号を制御信号生成回路３で生成して供給するように構成される。 - 特許庁