「一ビット」に関連した英語例文の一覧と使い方(45ページ目) - Weblio英語例文検索

そして、不一致のときにビットスリップが起きたと判断し、現時点でのＰＨＥＲＲ信号の極性を極性反転回路４２１０で反転し、最終的なＰＤ出力とすることで、上下バランスが崩れた位相誤差検出特性を実現する。例文帳に追加

And when it is noncoincidence, it is determined that bit slip occurs, the current polarity of the PFERR signal is reversed by a polarity reversing circuit 4210, to obtain the final PD output, and the imbalanced phase error detection characteristic is achieved. - 特許庁

ハッシュ関数の一つであるＭＤ５又はＳＨＡ１の演算アルゴリズムに基づいて構成された認証回路であり、受信データ又は送信データの認証範囲から切り出されたメッセージブロックと１２８ビットのハッシュ値とによる演算を６４ステップ繰り返す。例文帳に追加

In an authentication circuit constituted on the basis of an operation algorithm of MD5 or SHA1 which is one of the hash functions, the operation by a message block segmented from an authentication range of received data or transmitted data and by a 128-bit hash value is repeated for 64 steps. - 特許庁

転送しようとする情報を含むビットストリームを繰り返してパケットを生成するステップと、パケットから、送受信端で互いに決められた規則によって決められた転送開始点によって転送される少なくとも一つのサブパケットを分離するステップとを含む。例文帳に追加

A step for generating packets by repeating a bit stream including information to be transferred and a step for dividing at least one sub packet transferred at a transfer start point, determined by a rule mutually decided by the transmission and receiving ends from packets are included. - 特許庁

そのようなカードは、クレジットまたはデビットカードであり、カード所有者に、カード使用量に基づいて、一般人には入手できないダイヤモンドなどの経時的に価値が上昇するという周知の歴史を有する商品形態で報奨を与える。例文帳に追加

Such a card may be a credit or debit card and provides for a reward, not available to the general public, to the cardholder, based on his or her usage in the form of a commodity that has a known history of increasing in value over time, such as diamonds. - 特許庁

一方、切替部２０１、再送要求信号が入力した場合には、送信データを符号化せずにシステマティックビットデータとして出力するとともに、送信データを符号化器２０２、インターリーバ２０３及びインターリーバ２０５へ出力する。例文帳に追加

On the contrary, if the retransmission request signal is inputted, the switching unit 201 does not encode the transmission data but outputs the data as the systematic bit data, and outputs the transmission data to the encoder 202, the interleaver 203 and an interleaver 205. - 特許庁

第１復号部１００においては、比較器１１０が、入力された可変長符号ビット列を、符号語テーブル１３０の可変長符号語と比較し、復号器１２０は、一致した可変長符号語に対応する復号結果を出力部３０に出力する。例文帳に追加

In the first decoding part 100, the comparator 110 compares an input variable length code bit string with the variable length code word of the code word table 130, and the decoder 120 outputs a decoded result corresponding to a matching variable length code word to an output part 30. - 特許庁

したがって、隣接するビット線（ＢＬＡ，ＢＬＢまたは／ＢＬＡ，／ＢＬＢ）の一方がハイレベルで他方がローレベルになったときの電位差がこのプルアップによって小さくなり、これによりカップリングノイズの発生時間が短くなる。例文帳に追加

Accordingly, the potential difference when either of the adjacent bit lines (BLA, and BLB or/BLA, /BLB) is a high level and the other turns to a low level is made smaller by the pull up and the generation time of the coupling noise is thereby made shorter. - 特許庁

変復調部１３、２３では、ＯＣＵ１ａとＤＳＵ６との間で相互伝送される信号うちの大振幅のバースト期間を検出し、バースト一周期毎に１ビットの二値データを二波長の正弦波に対応させ大振幅バースト期間に重畳する。例文帳に追加

In modulation/ demodulation parts 13 and 23, the burst period of a large amplitude is detected out of signals mutually transmitted between an OCU 1a and a DSU 6 and at the interval of one burst cycle, the binary data of one bit are superimposed on the large amplitude burst period in correspondence with the sine wave of two wavelengths. - 特許庁

加算・丸め回路６８では、ＲＯＭ７０に記憶された高精度の光量補正データとライン番号の下位２ビットの値とから、平均した場合に光量補正データの最適値と一致するような複数の補正データを生成する。例文帳に追加

The circuit 68 generates such plural correction data as to match with the optimal value of the light quantity correction data in the case of averaging from precise light quantity correction data stored in the ROM 70 and the value of the low-order 2 bits of a line number. - 特許庁

ＶＣＡＴ伝送装置１０は、擬似ランダムビット系列のテスト信号をコピーし、ＶＣＡＴ信号のメンバにそれぞれ同一のＰＲＢＳ信号を挿入するように制御し、ＰＲＢＳ信号が挿入されたＶＣＡＴ信号の各メンバを複数の伝送路で対向装置に送信する。例文帳に追加

A VCAT transmission apparatus 10 copies a test signal of a pseudo-random bit sequence, performs control so as to insert the same PRBS signal to each member of a VCAT signal, and transmits each member of the VCAT signal to which the PRBS signal is inserted to an opposing apparatus via a plurality of transmission paths. - 特許庁

ＣＰＵ４８は、Ａ−Ｄ変換器４８より各ディジタル信号ＤＩと一緒に出力されるオーバ・レンジ・ビットを基に各電流測定レンジでオーバ・レンジ（測定不能）が起きたか否かを判定して、最適な電流測定レンジを選択する。例文帳に追加

A CPU 48 judges whether the over-range (impossible to measure) has occurred or not for each current measuring range based on an over-range bit outputted together with each digital signal DI from the A-D converter 46 and selects the optimum current measuring range. - 特許庁

本発明では、送信端末５１が、キャリア波を一定複数周期連ねてなる単位キャリア波Ｄ７を生成し、その単位キャリア波Ｄ７を送信端末５１毎に異なる配列パターンに並べて、デジタル伝送データＤ１の１ビットより短い単位キャリア波列信号Ｄ８を生成する。例文帳に追加

A transmission terminal 51 generates a unit carrier wave D7 obtained by connecting a certain number of periods of a carrier wave and arranging the unit carrier wave D7 in arrangement patterns differing at every transmission terminal 51 to generate a unit carrier row signal D8 shorter than one bit of the digital transmission data D1. - 特許庁

送信データＳＤが同一ビットの連続データの時はセレクタ１５でクロック信号ＣＫが選択され、連続データでない時はクロック信号ＣＫを１／ｎに分周した信号が選択され、送信クロックＳＣとしてシフトレジスタ１２に与えられる。例文帳に追加

When the transmission data SD is the continuous data of the same bit, a clock signal CK is selected by the selector 15, when the transmission data SD is not the continuous data, a signal obtained by dividing the clock signal CK to 1/n is selected and given to the shift register 12 as a transmission clock SC. - 特許庁

従来の技術と異なり、本発明では検知したＲＦ信号を直接復号化するのではなく、一部のＲＦ信号を理想とされるＲＦ信号のレベルにまで調整した後で復号化を図ることにより、チャネルビットにおける復号化エラー率を低下させるものである。例文帳に追加

Different from a conventional technique, a detected RF signal is not directly decoded but decoded after a part of the RF signal has been adjusted up to an ideal RF signal level, and thereby a decoding error rate in the channel bit is made to decrease. - 特許庁

電子カルテシステムに、第１の軸を日付軸とし、第２の軸に同一日のカルテ記事又は看護記録が複数描画できる二次元ビットマップの患者インジケータがそれぞれの患者毎に作られている患者インジケータテーブルを設ける。例文帳に追加

The electronic medical chart system is provided with a patient indicator table where a patient indicator of a two-dimensional bitmap with a first axis as a date axis, having a second axis on which a plurality of nursing records or medical chart articles of the same day can be drawn is created in each patient. - 特許庁

物理ページのマイグレーションが進行中であるということをＭＩＰビットが表す場合、Ｉ／ＯアダプタからのＤＭＡは一時的に停止されるが、他のＩ／Ｏアダプタからシステム・メモリ内の他の物理ページへの他のＤＭＡオペレーションは継続することを許される。例文帳に追加

When the MIP bit expresses that the migration of the physical page is in progress, DMA from the I/O adapter is temporarily stopped, whereas other DMA operation to other physical pages in the system memory from other I/O adapters are permitted to continue. - 特許庁

制御回路１１は、一方のトランジスタに通電したときにメモリセルに流れる電流と、両方のトランジスタに通電したときにメモリセルに流れる電流とを比較することによって、第１および第２のトランジスタにそれぞれ接続されるサブビット線ＳＢＬ＿Ｒ，ＳＢＬ＿Ｐ間のショートを検出する。例文帳に追加

A control circuit 11 detects short circuit between sub-bit lines SBL_R and SBL_P connected to the first and second transistors, respectively by comparing current caused to flow to the memory cell when energizing one transistor with current caused to flow to the memory cell when energizing the both transistors. - 特許庁

一実施形態において、読み取りチャネル、およびビット・シーケンスが記憶された記憶媒体を含む記憶デバイスの１つまたは複数のチャネル・パラメータを推定するための、記憶デバイスにより実装される方法を提供すること。例文帳に追加

To provide a storage-device-implemented method for estimating one or more channel parameters of a storage device including a read channel and a storage medium with a bit sequence stored on the storage medium, in one embodiment. - 特許庁

アプリケーションやメモリ状況に応じてメモリセルのビット信頼性ＱｏＢを動的に変化させ得る半導体メモリにおいて、通常モードから高信頼モードへの移行を、高速、かつ、低電圧動作で行えるメモリセル間の一括データコピー方法を提供する。例文帳に追加

To provide a collective data copying method between memory cells, the method performing transition from a normal mode to a highly reliable mode at high speed and with a low voltage operation in a semiconductor memory capable of dynamically changing a bit reliability QoB of the memory cells in accordance with an application and a memory state. - 特許庁

論理演算部２００は、プリセットパターン記憶部１０から取り出した一つのパターンと準ランダムパターン生成部１００から生成出力された準ランダムパターンとに基づいて論理演算を行って、ｎビット長のバリエーションパターンを出力する。例文帳に追加

A logical operation part 200 executes a logical operation based on one pattern taken from a preset pattern storage part 10 and a quasi-random pattern generated by and output from a quasi-random pattern generation part 100, and outputs an n-bit-wide variation pattern. - 特許庁

各ステージにおいて、入力アナログ信号から一部のビットに対応するディジタル信号を生成し、それに基づきＤＡ変換部７、８によりアナログ基準信号を生成して、入力アナログ信号に対する剰余演算を剰余演算部９により行う。例文帳に追加

On each of stages, a digital signal corresponding to partial bits is generated from an input analog signal, an analog reference signal is generated based on the digital signal by a DA conversion section 7, 8 and a remainder operation is performed upon the input analog signal by a remainder operation section 9. - 特許庁

ビット線ＢＬ１，ＢＬ２はＶＣＣ／２にプリチャージされ、プレート線ＰＬ１はＶＣＣ／２とされ、全てのワード線ＷＬ１，ＷＬ２を高電位にして強誘電体容量の一方の端子とセルトランジスタＴＣ１１，ＴＣ１２のソース端子との接続ノードをＶＣＣ／２に保つ。例文帳に追加

Bit lines BL1, BL2 are pre-charged to VCC/2, a plate line PL1 is made to VCC/2, all word lines WL1, WL2 are made to a high potential, and connection nodes between one side terminal of ferroelectric substance capacitors and source terminals of cell transistors TC11, TC12 are held at VCC/2. - 特許庁

暗号化を行う毎にこのペアの一方をスイッチＳＷ１２によりランダムに選択し、Ｓ箱２９への入力と選択したマスクパターンとの排他的論理和３２ａが取られると共に、Ｓ箱２９の出力と、マスクａの逆転置Ｐ^-1のビットとの排他的論理和３３ａが取られる。例文帳に追加

One of the pair is randomly selected by a switch SW12 every time when encryption is executed to obtain the exclusive-OR 32a of the input to an S box 29 and the selected mask pattern and to obtain the exclusive-OR 33a of the output of the S box 29 and the bit of the reverse transposition P-1 of the mask (a). - 特許庁

一方、複数の閾値分布の各々の上限と下限との間の複数の電圧にワード線電圧を設定し、メモリセルに格納された複数ビットデータの確かさを示す軟値が生成され、第２の誤り訂正回路１０３においてこの軟値を用いた誤り訂正がなされる。例文帳に追加

Meanwhile, the word line voltages are set in a plurality of voltages between an upper limit and a lower limit of each of the plurality of threshold distributions, and a soft value showing the certainty of the plurality of bit data stored in the memory cells is developed, and then the error correction using this soft value is carried out in a second error correction circuit 103. - 特許庁

１ビットを構成する２つのメモリセルの一方（たとえばＭＣ１）に電気的に接続されたワード線（たとえばＷＬ３Ａ）と、他方（たとえばＭＣ２）に電気的に接続されたワード線（たとえばＷＬ３Ｂ）とはセンスアンプを挟んで互いに逆側に配置されている。例文帳に追加

A word line (e.g. WL3A) connected electrically to one side (e.g. MC1) of two memory cells constituting one bit and a word line (e.g. WL3B) connected electrically to the other side (e.g. MC2) are arranged in mutually opposite sides which hold the sense amplifier in between. - 特許庁

一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、複数のメモリストリング、ドレイン側選択トランジスタ、ソース側選択トランジスタ、複数のワード線、複数のビット線、ソース線、ドレイン側選択ゲート線、ソース側選択ゲート線、及び制御回路を有する。例文帳に追加

A nonvolatile semiconductor memory device related to one embodiment includes: a memory cell array; a plurality of memory strings; a drain side selection transistor; a source side selection transistor; a plurality of word lines; a plurality of bit lines; a source line; a drain side selection gate line; a source side selection gate line; and a controlling circuit. - 特許庁

複数ビットのメモリを内蔵しかつアンテナ配線を備えた一辺０．５ｍｍ以下の半導体チップ１０を接着したスリット１を、シート状物の表面に貼合またはシート状物の内部に挿入して偽造防止用シート状物とする。例文帳に追加

A strip 1 having affixed thereto semiconductor chips 10 each having a built-in memory with a plurality of bits and antenna wiring and each 0.5 mm or less long on one side is either affixed to the surface of the sheet-shaped material or inserted into the sheet-shaped material to obtain the anti-counterfeit sheet-shaped material. - 特許庁

正転・逆転が可能な一の駆動モータ２と、この駆動モータ２から伝達される回転を減速し、かつ当該回転とは逆方向の回転を出力可能な減速機２０と、ねじの頭部に係合するドライバビットが連結されるドライブ軸５を有する。例文帳に追加

The screw part fastening machine includes the drive motor 2 which is rotatable normally and reversely, a reduction gear 20 for decelerating the rotation transmitted from the drive motor 2 and outputting rotation reverse to the direction of the transmitted rotation, and a drive shaft 5 to which a screwdriver bit engaged with the head portion of the screw is connected. - 特許庁

プリチャージ・フェーズにおいては全てのセレクタ入力値を同一値とするリセットを実行するので、入力ビット遷移処理時の過渡遷移に基づく解析が困難となり、例えばＤＰＡ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｐｏｗｅｒ Ａｎａｌｙｓｉｓ）攻撃に対する耐性の高い演算装置が実現される。例文帳に追加

Since a reset is executed so that all the selector input values become the same value in the pre-charge phase, analysis based on the transient transition at the time of input bit transition processing are made difficult and an arithmetic operation apparatus highly resistant to the attack, for example the DPA (Differential Power Analysis) attack, can be achieved. - 特許庁

窓掛け８、分析帯域分割フィルタ９、１０、１１によって一段階目に帯域分割されて出力されるディジタル信号を、直交変換の前のディジタル信号の振幅変換１８、１９、２０によって非線形振幅圧縮してディジタル信号のビット数を削減する。例文帳に追加

A digital signal outputted while being band divided to the first stage by windowing 8 and analysis band division filters 9, 10 and 11 is subjected to nonlinear amplitude compression by amplitude conversion 18, 19, 20 of the digital signal before orthogonal conversion in order to decrease the number of bits of the digital signal. - 特許庁

ビット線１３は対にされ、一端側にその相互接続点にデジット線６０を介してセンスアンプ及びプリチャージ回路６が接続されており、他端側にはデジット線６０を介して仮想ＧＮＤ及びプリチャージ回路１０が接続されている。例文帳に追加

The bit lines 13 make a pair, a sense amplifier and a pre-charge circuit 6 are connected to the mutual connection point of one end side of the bit lines 13 through a digit line 60, and a virtual GND and a pre-charge circuit 10 are connected to the other end side through the digit line 60. - 特許庁

１ビットのメモリセルＭＣが、フローティングのチャネルボディを持つ一つのＭＩＳＦＥＴにより構成され、ＭＩＳＦＥＴはチャネルボディを第１の電位に設定した第１データ状態と第２の電位に設定した第２データ状態とをダイナミックに記憶する。例文帳に追加

A 1-bit memory cell MC consists of a single MISFET having the channel body of floating, and the MISFET dynamically stores a first data state where a channel body is set to be a first potential and a second data state where the channel body is set to be a second potential. - 特許庁

尚、受信側装置２で受信した０系、１系のセルの位相を整合させる方法として、セルの全ビットに対して照合をおこなって、同一セルかどうかの判定を行うことにより、ＳＥＬ１にセルを送出しても、同様の効果を得ることができる。例文帳に追加

As a method for matching the phases of the cells of a 0 system and 1 system received by the device 2, the same kind of an effect can be obtained even through the cells are transmitted to the SEL 1 by collating the whole bits of the cells to decide whether or not to be the same cell. - 特許庁

低次群信号２を一時的に蓄積するメモリ１が出力する出力信号９に光デジタル伝送に必要である付加ビットを多重化する多重回路２０と、固定値を持たない非固定パタン１９を発生するパタン発生回路１８とが設けられている。例文帳に追加

The optical digital transmitter is provided with: a multiplexer circuit 20 that multiplexes additional bits required for optical digital transmission with an output signal 9 outputted from a memory 1 that temporarily stores a low-order group signal 2; and a pattern generating circuit 18 that generates a non-fixed pattern 19 having no fixed value. - 特許庁

また、フェッチした命令コードが図３（ｂ）に示すショートタイプの命令コードの場合には、直近のロングタイプの命令コードの一部によって拡張し、拡張後の３２ビットの命令コードが命令デコードステージへ出力される。例文帳に追加

When the fetched command code is a short-type command code as shown in the figure (b), it is extended by a part of the most recent long-type command code and an extended 32-bit command code is output to the command decode stage. - 特許庁

ＧＰＳ方式の演算の方式を踏襲しつつ、ＧＰＳ方式よりも演算の数値のビット数を少なくするために、証明者装置内の演算の数値の一つである応答定数Ａを、ｇのオーダー（位数）の倍数に設定した。例文帳に追加

A response constant A being one of numeric numbers of an arithmetic operation in a certifier device is set to a multiple number of an order (order) of g in order to make the number of bits of numeric numbers of the arithmetic operation smaller than in a GPS system while following an arithmetic operation system of the GPS system. - 特許庁

ウェイト１７３および弾性要素１７５Ｆ，１７５Ｒは、工具ビット長軸線上であって、かつ工具本体１０３の内壁面とシリンダ１４１の外周面との間に、当該シリンダ外周面の周方向の少なくとも一部を覆うように配置されている。例文帳に追加

The weight 173 and the elastic elements 175F, 175R are disposed on the axis of the tool bit and between an inner wall surface of the tool body 103 and an outer peripheral surface of the cylinder 141 in such a manner as to cover at least part of the peripheral direction of the outer peripheral surface of the cylinder. - 特許庁

半導体記憶装置において、複数のメモリセルを配列して成るメモリセルアレイは、ビットライン方向、またはワードライン方向の少なくとも一方に沿って複数のグループ１ａ、１ｂに分割されており、各グループ毎に個別のソースラインＳＬ（ａ）、ＳＬ（ｂ）が共通接続されている。例文帳に追加

This semiconductor memory device is constructed in such a manner that a memory cell array formed by arraying a plurality of memory cells is divided into a plurality of groups 1a and 1b along at least one of a bit line direction and a word line direction, and individual source lines SL (a) and SL (b) are commonly connected for each group. - 特許庁

メモリセルＭＣ（ｍ，ｎ）およびＭＣ（ｍ＋１，ｎ）は、ワード線ＷＬｎにそれぞれの一方端が接続された磁気トンネル接合素子ＭＲ１およびＭＲ１１を有し、磁気トンネル接合素子ＭＲ１およびＭＲ１１のそれぞれの他方端は、ビット線ＢＬｍおよびＢＬｍ＋１に接続されている。例文帳に追加

The memory cells MC (m, n) and MC (m+1, n) have the magnetic tunnel junction elements MR1 and MR11 respectively connected with the word lines WLn at one end, and connected with the bit lines BLm and BLm+1 at the other end of the magnetic tunnel junction elements MR1 and MR11. - 特許庁

補正情報生成部Ｓ３では、このＦＩＦＯ４に格納される一連の乱数データに含まれる‘１’のビットデータの数が計数され、この計数値と所定のしきい値との比較結果に基づいて、新たな補正情報Ｓ３が順次生成される。例文帳に追加

In a corrected information generation section S3, the number of bit data having the bit value of "1" contained in a series of random number data stored in the FIFO 4 is counted and, based on the result of comparison between the counted number and a prescribed threshold, new correction information S3 is successively generated. - 特許庁

また、SFSCをビットストリーム上の一定間隔に配置することで、時間的に動きがあって符号化が難しいブロックを含むサブフレームは空間的に小さくなり、サブフレームの復号が不可能になっても、復号画質の劣化を小さく抑えられる。例文帳に追加

Furthermore, arranging the sub-frame identifier SFSC to a bit stream at a prescribed interval can spatially reduce a sub-frame including a block hard of coding because of existence of a temporal motion and the deterioration in the quality of a decoded image can be reduced even when decoding of the sub-frame is disabled. - 特許庁

ＱＲモードが有効である場合、ＣＰＵ１は、読取部により原稿の画像データを読み取り、蓄積した後、ビットマップデータの中から過去の検出頻度が一番高い場所の特定範囲のデータを抽出し、ＱＲコードの検索を実行する（ステップ103〜105）。例文帳に追加

When a QR mode is effective, a CPU 1 reads image data of a document by a reading section and stores the data, then extracts data within a specified range, at a location of the highest past detection frequency in bitmap data to perform retrieval of a QR code (steps 103 to 105). - 特許庁

選択トランジスタＳＴＲは、書き込みワード線ＷＷＬにゲートが接続され、書き込みビット線ＷＢＬにソース／ドレインの一方が接続され、強誘電体トランジスタのゲートにソース／ドレインの他方が接続されている。例文帳に追加

A gate of a selection transistor STR is connected to a write word line WWL, one side of source/drain is connected to a write bit line WBL, and the other side of source/drain is connected to a gate of the ferroelectric transistor. - 特許庁

データ書込回路５１はデータバスＤＢｏ，ＤＢｅおよび反転データバス／ＷＤＢを介して、選択列のビット線ＢＬの他端および電流帰還配線ＲＬの他端を、書込データＤＩＮのレベルに応じて、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方ずつに設定する。例文帳に追加

A data write-in circuit 51 sets the other end of the bit line BL of the selection column and the other end of the current feedback wiring RL to power source voltage Vcc and ground voltage GND respectively in accordance with a level of write-in data DIN through data buses DBo, DBe and an inversion data bus/WDB. - 特許庁

読み出し／書き込み制御回路３は、同一のワード線ＷＬ１に接続された複数のメモリセルＭＣ１−０〜ＭＣ１−３に情報を書き込む際、複数のメモリセルＭＣ１−０〜ＭＣ１−３に対応するビット線ＢＬ０〜ＢＬ３に、書き込もうとする情報によって異なる電圧を印加する。例文帳に追加

The read/write control circuit 3 applies different voltages depending on the information to be written in the bit lines BL0 to BL3 corresponding to a plurality of memory cells MC1-0 to MC1-3 when writing the information into a plurality of the memory cells MC1-0 to MC1-3 connected to the same word line WL1. - 特許庁