「半導体集積回路」に関連した英語例文の一覧と使い方(225ページ目) - Weblio英語例文検索

大電流を出力するためのトランジスタとしてＭＯＳ型のトランジスタＴ１を用いる半導体集積回路装置において、トランジスタＴ１のソース及びドレインは周囲をゲート電極２で囲まれた複数個のソース領域１ａ及びドレイン領域１ｂがそれぞれ並列に接続するようにして形成する。例文帳に追加

In the semiconductor integrated circuit device which uses a MOS transistor T1 as a transistor for outputting large current, the source and drain of the transistor T1 are formed such that a plurality of source regions 1a and drain regions 1b surrounded by gate electrodes 2 are connected to each other in parallel. - 特許庁

ここに開示されたデータキャッシュが内蔵した半導体集積回路およびそれの実速度テスト方法は、データキャッシュのアドレスデコーディング時、一定ビットを考慮しなくデコーディングを実行して、データキャッシュの複数個のアドレスを所定のアドレス単位ごとにオンチップメモリの一つのアドレスにマッピングさせる。例文帳に追加

With respect to the semiconductor integrated circuit incorporating a data cache and the at-speed test method thereof, decoding is executed without considering fixed bits to map a plurality of addresses of the data cache to one address of a on-chip memory per prescribed address unit when address decoding of the data cache is performed. - 特許庁

半導体集積回路における信号の遅延時間をバッファにより調整する遅延調整セルであって、入力される信号を整形する入力段Ａと、整形した信号を、クロストーク遅延を利用して遅延させる遅延調整部Ｄと、遅延調整部Ｄから出力された信号を整形する出力段Ｅと、を備える。例文帳に追加

A delay adjusting cell for adjusting the delay time of signals in a semiconductor integrated circuit using a buffer comprises an input stage A for shaping input signals, a delay adjuster D for delaying the shaped signals utilizing the crosstalk delay, and an output stage E for shaping output signals from the delay adjuster D. - 特許庁

（ａ）シロキサン樹脂と、（ｂ）アルキレングリコールジアルキルエーテル又はジアルキレングリコールジアルキルエーテルと、を含有してなる被膜形成用組成物を塗設して得られたシリカ系被膜を層間絶縁膜として用いた半導体集積回路を、無機砥粒を含まない研磨液で研磨することを特徴とする化学的機械的平坦化方法。例文帳に追加

The chemical mechanical polishig method comprises a step of polishing the semiconductor integrated circuit with the silica system film obtained by coating a composite for forming the film including a siloxane resin (a), and an alkylene glycol dialkylehter or a dialkylene glycol dialkylehter (b) used as the interlayer insulating film with the use of a polishing liquid including no inorganic abrasive grain. - 特許庁

本発明は、出力用セルと入力用セルとの間を、多層メタル配線により接続してなる構成の半導体集積回路装置において、ＲＩＥによって多層メタル配線を形成する際に生じる電荷により、入力用セルのトランジスタのゲート酸化膜が破壊されるのを防止できるようにすることを最も主要な特徴とする。例文帳に追加

To protect the gate oxide film of an input cell transistor against damages caused by electric charge generated, when a multilayer metal interconnection is formed through an RIE(reactive ion etching) method in a semiconductor integrated circuit device, where output cells and input cells are connected through a multilayer metal interconnection. - 特許庁

半導体集積回路は、スキャンテスト時にテストされる機能フリップフロップを有する機能ブロックと、機能フリップフロップから出力された信号が入力され、スキャンテスト時にテストされないマクロブロックと、入力された信号からスキャンテストの結果を得る観測用フリップフロップとを備える。例文帳に追加

This semiconductor integrated circuit includes a functional block comprising a functional flip-flop tested in scan testing, the macro-block with a signal outputted from the functional flip-flop inputted thereinto and not tested in scan testing, and a flip-flop for observation for obtaining the result of scan testing from the inputted signal. - 特許庁

半導体集積回路装置は、記憶部に格納されたコマンド及びテキストデータに基づいて、テキストデータに対応する音声を合成して外部に出力する音声合成処理部と、音声合成処理開始制御信号に基づいて、コマンド及びテキストデータを音声合成処理部に転送するタイミングを制御する制御部とを含む。例文帳に追加

The semiconductor integrated circuit device includes: a voice synthesis processing section for synthesizing voice corresponding to a text data based on a command and the text data stored in a storage section, and outputting it to outside; and a control section for controlling timing when the command and the text data are transferred to the voice synthesis processing section. - 特許庁

ドレインＤ、ゲートＧ、ソースＳ及び高濃度拡散領域のバックゲートＢＧが、この順序で形成され、ドレイン出力端子ｐａｄを有する絶縁ゲート電界効果型トランジスタを含む半導体集積回路装置において、バックゲート用に形成された前記高濃度拡散領域の一部分の、ドレイン出力端子ｐａｄが設けられた位置とは反対側のみに金属配線を設ける。例文帳に追加

In the semiconductor integrated circuit apparatus, a drain D, a gate G, a source S, and a back gate BG in a high-concentration diffusion region are formed in this order, and an insulating gate field effect transistor having a drain output terminal pad is included. - 特許庁

半導体集積回路のバリア層と層間絶縁膜との化学的機械的研磨に用いられる研磨液であって、 研磨粒子、少なくとも１種の界面活性剤、水を含む研磨用組成物であって、該界面活性剤の少なくとも一つが、２つ以上の３級アミノ基と１つの親油部を含む化合物である研磨用組成物。例文帳に追加

The polishing solution is used for the chemical mechanical polishing of the barrier layer and the interlaminar insulation film of a semiconductor integrated circuit, wherein its polishing composition includes abrasive grains, at least one of surfactants, and water, and at least one of the surfactants is a compound containing two or more tertiary amino groups and one lipophile part. - 特許庁

外部から入力された入力ドットクロック２２に基づいて画像表示用同期信号（水平同期信号２６、垂直同期信号２７）を生成する表示制御部２を有し、その表示制御部２は、半導体集積回路装置で利用されるシステムクロック２１を用いて前記画像表示用同期信号の周期を調整する手段を有する。例文帳に追加

A display control section 2 generating a sync signal for image display (horizontal sync signal 26, vertical sync signal 27) based on an input dot clock 22 received externally has a means for regulating the period of the sync signal for image display by using a system clock 21 which is utilized in a semiconductor integrated circuit device. - 特許庁

故障シミュレーション実行手段は、テストする半導体集積回路のネットリストをネットリスト記憶部から読出して故障リストを生成し、この故障リストに基づいて故障設定を行い、所定のテストパターンを用いて故障シミュレーションを実行し、故障シミュレーションで未検出の故障のリストからなる未検出故障リストを生成する。例文帳に追加

The failure simulation execution means reads out a net list of semiconductor integrated circuits to be tested from a net list storage section and forms a failure list, performs failure setting on the basis of this failure list, executes failure simulation through the use of a predetermined test pattern, and forms an undetected failure list composed of a list of failures undetected by the failure simulation. - 特許庁

半導体集積回路は、メモリと、所定の複数のメモリ出力端子から出力される信号の排他的論理和信号を出力する論理ゲートと、メモリの出力信号から１つの信号を選択して出力する第１のセレクタと、排他的論理和信号出力と第１のセレクタの出力のいずれかを選択して出力する第２のセレクタを備える。例文帳に追加

A semiconductor integrated circuit is provided with a memory, a logic gate outputting an exclusive OR signal outputted from the prescribed plural memory output terminals, a first selector selecting one signal from output signals of the memory and outputting it, and a second selector selecting either of an output of an exclusive OR signal and an output of the first selector and outputting it. - 特許庁

内部に、空洞が、表面側を単結晶シリコン層として残すように形成されている単結晶シリコン基板を、絶縁型電界効果トランジスタを有する半導体集積回路装置を構成するのに用いた場合に絶縁型電界効果トランジスタが高い閾値電圧と小さいリーク電流とを有するものに構成され得るものとして製造する。例文帳に追加

To manufacture a single crystal silicon substrate which has a hollow inside with leaving a single crystal silicon layer at the surface side and can form insulation type field effect transistors each having a high threshold voltage and a low leak current, when used in constitution of a semiconductor integrated circuit device having the insulation type field effect transistors. - 特許庁

配線構造評価装置１０３は、設計データ入力装置１０１から実際の半導体集積回路の設計データを、配線構造入力装置１０２から配線構造の情報をそれぞれ受け取り、当該設計データを当該配線構造において実現した場合のチップサイズ、性能等を算出する。例文帳に追加

A wiring structure estimating device 103 receives actual design data of a semiconductor integrate circuit from a design data input device 101 and data of a wiring structure from a wiring structure input device 102, respectively, and calculates chip size, performance, etc., when the design data is realized as the wiring structure. - 特許庁

半導体集積回路の電気特性検査を行った後、電極パッド上にバンプを形成する場合において、電極パッド上の突起形状（プローブ痕）により、バンプ形成後、バンプ表面にも大きな突起が形成され、実装の信頼性を低下させるため、本発明では電極パッド上の突起を抑制することが目的である。例文帳に追加

To suppress projections on an electrode pad since large projections are formed also on a bump surface after forming bumps due to a projecting shape (probe trace) on the electrode pad for decreasing packaging reliability, when forming the bumps on the electrode pad after inspecting the electrical characteristics of a semiconductor integrated circuit. - 特許庁

複数のフォトダイオード２−１、２−２と、前記フォトダイオード２−１、２−２からの電気信号を増幅する増幅器と、前記フォトダイオード２−１、２−２および前記増幅器が形成された半導体集積回路基板と、光透過分光特性が異なる複数のフィルター８、９と、蛍光反応の場となる蛍光反応槽６とから蛍光検出装置を構成する。例文帳に追加

The fluorescence detector consists of a plurality of photodiodes 2-1, 2-2, an amplifier amplifying electric signals from the photodiodes 2-1, 2-2, an integrated semiconductor substrate onto which the photodiodes 2-1, 2-2 and the amplifier are formed, a plurality of filters 8, 9, and a fluorescence reaction bath 6 where fluorescent reaction occurs. - 特許庁

本発明による半導体集積回路の設計方法は、保持するデータの変化に伴って駆動する後段ゲートの数が、基準値以上のフリップフロップを第１フリップフロップ（パワー大ＦＦ）として決定するステップと、同一のクロック信号によって動作するフリップフロップ群を有するスキャンチェーンを作成するステップとを具備する。例文帳に追加

This method for designing a semiconductor integrated circuit includes: a step for deciding a flipflop in which the number of post stage gates driven in accordance with a change in stored data is not less than a standard value, as a first flipflop (large power FF); and a step for creating a scan chain having a group of flipflops working based on the same clock signal. - 特許庁

集積回路装置のＤＲＡＭ部の歩留まりを評価するための評価用半導体装置は、ＤＲＡＭ部のゲート配線層に相当する層に設けられた評価用ゲート配線１１と、ＤＲＡＭ部を構成するキャパシタのソースコンタクトに相当し且つ評価用ゲート配線１１と接続された評価用ソースコンタクト１２とを備えている。例文帳に追加

A semiconductor device for evaluation for evaluating the yield of the DRAM section of an integrated circuit device comprises gate wiring 11 for evaluation provided in a layer corresponding to the gate wiring layer of the DRAM section; and a source contact 12 for evaluation that corresponds to the source contact of a capacitor for composing the DRAM section and is connected to the gate wiring 11 for evaluation. - 特許庁

少なくとも２つの入出力端子と、この入出力端子間に配置したスイッチング素子と、スイッチング素子を動作状態あるいは非動作状態とする信号が入力する制御端子とを備えた半導体集積回路において、入出力端子と制御端子との間に、ＥＳＤ保護素子を接続する。例文帳に追加

The semiconductor integrated circuit comprises at least 2 input/output terminals, a switching device arranged between these input/output terminals, and a control terminal where a signal bringing the switching device into an operational state or a non-operational state is inputted, wherein an ESD protection circuit is connected between the input/output terminals and the control terminal. - 特許庁

半導体集積回路チップのフロアプランを決定した後に、このフロアプランとこれを覆うような格子線を表示し、対象とするブロック間ネットが通過する隣接格子線で囲まれた単位座標領域（格子領域）とその順序が指示されたとき、その格子領域の座標値と通過順序を概略配線経路として設定する。例文帳に追加

A floor plan and such grid lines that covers the floor plan are displayed after deciding the floor plan of a semiconductor integrated circuit chip, and when unit coordinate areas (grid area) surrounded with adjacent grid lines where an inter-block net being an object passes through and their sequences are instructed, the coordinates values and passing sequences of the grid areas are set as a rough wiring path. - 特許庁

これにより、基板パッド上に印刷された半田ペーストを溶融して基板上に半導体集積回路を実装する際に、ＩＣ１１にヒートシンク１３を取り付けておくことで、半田ペーストの溶融により発生する熱がＩＣ１１に伝播することによるＩＣ１１の過度な温度上昇を抑制できる。例文帳に追加

Hereby, a soldering paste printed on a substrate pad is melted and when a semiconductor integrated circuit is mounted on the substrate, heat which is generated by a melting of the soldering paste is propagated to the IC 11 by keeping the heat sink 13 mount on the IC 11, whereby an excessive temperature rise of the IC 11 can be suppressed. - 特許庁

配線となる導電層を含む層状部分が、有機高分子膜を主材料とする第一絶縁層を介在して多層的に形成された多層配線構造において、横方向エッチングによって導電層間を絶縁する第二絶縁層に太鼓形状が生じることを防止し、低コストで高性能な半導体集積回路およびその製造方法を得ることを目的とする。例文帳に追加

To obtain a low-cost and high-performance semiconductor integrated circuit and its manufacturing method by preventing production of drum shapes in a second insulating layer which insulates conductive layers, by etching in lateral direction in a multilayer wiring construction in which layers including conductive layers as wiring are formed in multilayer, by interposing a first insulating layer made mainly of organic polymer film. - 特許庁

半導体集積回路の平坦化工程において化学的機械的研磨に用いられる研磨液であって、四級アンモニウムカチオン、有機酸、無機粒子、並びに、下記一般式（Ｉ）で示される化合物及び下記一般式（Ｉ）で示される構造単位を含む高分子の少なくとも一方を含み、ｐＨが１〜７の範囲である研磨液である。例文帳に追加

The polishing liquid used for chemical mechanical polishing in a planarization process of a semiconductor integrated circuit contains a quaternary ammonium cation, an organic acid, an inorganic particle, and at least one of a compound expressed by general formula (I) and a polymer including a structure unit shown by the general formula (I), and has a pH of 1 to 7. - 特許庁

可変抵抗と負荷容量による記述形式で表現されたシミュレーションモデルの作成において、半導体集積回路の電源端子間に流れる電流波形の変化に基づいて可変抵抗と負荷容量の値を求めるという方法を用いることにより、非常に容易かつ正確にシミュレーションモデルを作成することができる。例文帳に追加

In generating a simulation model expressed in a description form by variable resistance and load capacity, such a method is employed that values of the variable resistance and load capacity are obtained based on a change in current waveform flowing between power supply terminals of a semiconductor integrated circuit, and a simulation model can be made extremely easily and accurately. - 特許庁

従って、電源電圧Ｖ_ＤＤの大きさが一定であるとすると、組立製造者やユーザは、分圧抵抗素子Ｒ１，Ｒ２の抵抗値を適宜設定することにより、コンパレータ４ａ，４ｂから出力される状態信号の種別を所望の種別に設定し、半導体集積回路２を所望の状態に設定することができる。例文帳に追加

Assuming the magnitude of a power supply voltage V_DD is constant, an assembly manufacturer or a user can set the semiconductor integrated circuit 2 in a desired state by setting the resistances of voltage dividing resistor elements R1 and R2 properly thereby setting a desired type of state signal outputted from the comparators 4a and 4b. - 特許庁

銅又はその合金からなる導体膜を有する基板を、表面の少なくとも一部がアルミニウム原子で覆われたコロイダルシリカを砥粒とする研磨液を用いて研磨する工程と、第四級アンモニウム塩、カルボキシル基を有するキレート剤及び界面活性剤を含む洗浄液を用いて洗浄する工程とを含むことを特徴とする半導体集積回路の製造方法。例文帳に追加

The process for fabricating a semiconductor integrated circuit comprises a step for polishing a substrate having a conductor film of copper or its alloy by using a polishing liquid containing colloidal silica, where the surface is covered at least partially with aluminum atom, as abrasive grains, and a cleaning step using a cleaning liquid containing quaternary ammonium salt, chelating agent having a carboxyl group, and a surfactant. - 特許庁

半導体集積回路は、電気的消去及び書込み可能な不揮発性メモリセルを複数個備え、第１のしきい値電圧を持つ前記不揮発性メモリセルのしきい値電圧が第２のしきい値電圧に変化されるまで不揮発性メモリセルにパルス状電圧を与えるための制御手段を含む。例文帳に追加

The semiconductor integrated circuit is provided with a plurality of non-volatile memory cells to which electric erasure and writing are made possible and includes a control means for applying a pulse-shaped voltage to the non-volatile memory cell until a threshold voltage of the non-volatile memory cell having a first threshold voltage is changed into a second threshold voltage. - 特許庁

応力の緩和作用に優れ、リールトゥリール工法における力学的ストレスおよび使用時の熱的ストレスに対して、配線およびビアホールが破損しにくい構造であり、半導体集積回路素子をプリント配線基板に接続するために用いる、信頼性の高く可撓性を有する多層配線板を提供する。例文帳に追加

To provide a reliable, flexible multilayer circuit board having a struc ture in which a stress is effectively relieved, and wirings and via-holes are hard to break to a dynamic stress in a reel-to-reel technique and a thermal stress in the use for connection of a semiconductor integrated circuit element to a printed circuit board. - 特許庁

メモリ部の検査としての第１ウェハー検査が行われ、次にロジック部の検査としての第２ウェハー検査が行われる半導体集積回路において、検査時間を短くするとともに、プローブ針の寿命を長くし、かつ第２ウェハー検査においてスキップするチップの情報を誤ることがないようにする。例文帳に追加

To shorten an inspecting time, to extend a life of a probing needle, and not to mishandle information of a chip to be skipped at a second wafer inspection of a semiconductor integrated circuit to be inspected by a first wafer inspection as for memory part and a second wafer inspection of a logic part. - 特許庁

複数の貫通導体が接続された接続ランド間に接地または電源用導体層を大きな幅で設けることにより接地または電源用導体層の実効インダクタンスを小さなものとして、搭載する半導体集積回路素子を正常に作動させることが可能な配線基板を提供すること。例文帳に追加

To provide a wiring board which has the small active inductance of a ground or a conductor layer for a power source by providing the ground or the conductor layer for the power source at a large width between connecting lands connected with a plurality of through conductors and which normally operates a semiconductor integrated circuit element to be mounted. - 特許庁

単一のパッケージ内に複数のＬＳＩチップＡ，Ｂが設けられており、該複数のＬＳＩチップＡ．Ｂの対応する入出力端子が、単一の共通外部端子（ロ）、（ニ）に共通接続されている複合半導体集積回路装置に於いて、上記複数のＬＳＩチップＡ，Ｂの、それぞれ同一の電源電位が供給される各電源端子を、それぞれ、相互に独立の個別外部電源端子（チ）、（イ）に接続する構成とする。例文帳に追加

A plurality of LSI chips A and B are provided in a single package, and the corresponding input/output terminals of the plurality of LSI chips A and B are commonly connected to single common external terminals shown in Fig. in a composite semiconductor integrated circuit device. - 特許庁

ＶＤＤ電源配線１０及びＧＮＤ電源配線１１にはＶＤＤ電源端子２０及びＧＮＤ電源端子２１とは別に、半導体集積回路１内のＶＤＤ電源配線１０及びＧＮＤ電源配線１１にそれぞれ接続されたＶＤＤ観測端子３０及びＧＮＤ観測端子３１が設けられている。例文帳に追加

In this semiconductor integrated circuit 1, a VDD power supply wire 10 and GND power supply wire 11 are provided with a VDD observation terminal 30 and GND observation terminal 31 each connected to the VDD power supply wire 10 and GND power supply wire 11 separately from a VDD power supply terminal 20 and GND power supply terminal 21. - 特許庁

本半導体集積回路は、横方向に配置されたパワー・トランジスタ、トランジスタ上に分布する電力供給コンタクト・パッドの配列、コンタクト・パッドからトランジスタへ主として垂直方向の分散した電流を提供するための手段、および電源を各コンタクト・パッドへ接続するための手段を含む。例文帳に追加

This semiconductor integrated circuit comprises a power transistor arranged in a transverse direction, an array of the contact pads for power supply distributed on the transistor, means for providing current which is dispersed mainly vertically from the contact pads to the transistor, and means for connecting the power supply to each contact pad. - 特許庁

トランジスタのドレイン端子,ソース端子,および基板端子のうちの少なくとも１端子のバイアス条件を他の端子と独立したバイアス条件として設定したうえで、設定したバイアス条件において前記トランジスタのモデルパラメータを変化させてなる、半導体集積回路におけるトランジスタのＢＴ劣化のシミュレーションモデル。例文帳に追加

In this simulation model of BT instability of a transistor, a bias condition of at least one terminal among the drain terminal, the source terminal and the substrate terminal of the transistor is set up as an independent bias condition from other terminals; and then a model parameter of the transistor is changed in the set bias condition. - 特許庁

半導体集積回路のレイアウト設計において、バックバイアス制御のためのＴＡＰセルを用いる場合であっても、他のマクロセルやスタンダードセルを効率よく配置し、効率の良い配線を行い、ＥＣＯによる改訂時の制約にはならず、信号配線とのショートやデザインエラーを発生させない設計とする。例文帳に追加

To efficiently arrange the other macro cell and standard cell even if a TAP cell for back bias control is used, to perform efficient wiring and to prevent occurrence of short-circuit with signal wiring and a design error without restriction at the time of revision by ECO in a layout design of a semiconductor integrated circuit. - 特許庁

出力用トランジスタとしてヘテロ接合バイポーラ・トランジスタを用いたＲＦモジュールのような半導体集積回路において、出力端子に高電圧が印加されたりインピーダンスが急に変化したとしても出力用トランジスタのエミッタ・コレクタ間の接合が破壊されるのを防止できるようにする。例文帳に追加

To protect a junction between the emitter and collector of an output transistor against damage even if a high voltage is applied to an output terminal or an integrated circuit changes abruptly in impedance in a semiconductor integrated circuit such as an RF module where hetero-junction bipolar transistors are used as output transistors. - 特許庁

本発明の半導体集積回路装置１０１は、暗号化されたプログラムと復号プログラムＤ１２３ａとがＲＡＭ１０５に入力されると、バスポート１１０ａに対して外部からのアクセスを禁止させ、ＲＡＭ１０４及び１０５へのアクセスを許可して暗号化されたプログラムと復号プログラムとのＲＡＭ１０５への転送を行う。例文帳に追加

The semiconductor integrated circuit device 101 prohibits access to a bus port 110a from the outside, permits access to RAMs 104 and 105, and transfers the encrypted program and the decryption program to the RAM 105 when the encrypted program and the decryption program D123a are input in a RAM 105. - 特許庁

半導体集積回路１０１は、複数のアンテナの各位置の紙面上に記載された情報に対応する電子情報を保持しており、図示しない給電通信装置がどのアンテナ位置にあるかを判別し、給電通信装置内の情報処理装置と連携してアンテナ位置の情報に応じた情報の処理を行う。例文帳に追加

The circuit 101 stores electronic information, corresponding to information concerned with the positions of respective antennas 102a to 102d and written on the surface of paper, determines which antenna position is used for installing a power supply communication device which is not shown in a figure and executes the processing of information corresponding to the information of antenna positions in corporation with an information processor built in the power supply communication device. - 特許庁

本発明に係る半導体集積回路１は、外部端子１１と、通常動作時に外部端子１１から信号を受ける機能ブロック１４ａと、テスト動作時に外部端子１１に代わり機能ブロック１４ａに信号を与えるＣＰＵレジスタ１２と、テスト動作時に外部端子１１からテスト信号を受ける機能ブロック１４ｂとを備える。例文帳に追加

A semiconductor integrated circuit 1 of the invention includes: the external terminal 11; the functional block 14a for receiving the signal from the external terminal 11 during a test operation; a CPU register 12 for applying the signal to the functional block 14a during the test operation instead of the external terminal 11; and the functional block 14b for receiving the test signal from the external terminal 11 during the test operation. - 特許庁

周囲温度情報を処理対象とする半導体集積回路（１００）において、それぞれ温度検出を可能とする複数の温度センサー（１０１，１０２）と、上記複数の温度センサーの温度検出結果に基づいてチップ自身の発熱に起因する誤差要因を排除することによって上記周囲温度情報を算出可能な演算部（１０７）とを設ける。例文帳に追加

A semiconductor integrated circuit (100) that takes ambient temperature information as an object to be processed consists of a plurality of temperature sensors (101, 102) each enabling temperature detection; and of an arithmetic operation (107) capable of calculating the ambient temperature information by eliminating an error factor caused by heat production of a chip itself, on the basis of temperature detection results of the plurality of the temperature sensors. - 特許庁

本発明は、半導体集積回路、プリント配線基板、液晶等の製造工程における銅、アルミニウム及びこれらからなる合金等の腐食性金属の酸化等による腐食防止を特徴とするビアリール化合物を用いた防食剤及び当該化合物と剥離性能を有する化合物とからなる防食性能と剥離性能とを併せ持つ組成物の提供を課題とする。例文帳に追加

To provide an anticorrosive using a biaryl compound which prevents corrosion caused by the oxidation or the like of corrosive metals such as copper, aluminum and the alloys thereof in the production process for a semiconductor integrated circuit, a printed circuit board, a liquid crystal or the like, and to provide a composition having both of corrosion inhibition performance and peeling performance, which is composed of the biaryl compound and a compound having peeling performance. - 特許庁

電極パッドに対してテストプローブを当接させる領域を定義し、電極パッドのプローブ痕が生じる領域を避けて外部電極をボンディングし、ボンディング信頼性を高めるとともに、電極パッドの下部の回路での配線の配設領域を拡大して高集積化を実現することを可能にした半導体装置を提供する。例文帳に追加

To provide a semiconductor device which can be improved in degree of integration through a method wherein a region of an electrode pad on which a test probe is made to abut is defined, an external electrode is bonded to an electrode pad avoiding its region where a probe mark is liable to be printed so as to improve bonding reliability, and a wiring providing region is expanded in a circuit under the electrode pad. - 特許庁

電流検出用抵抗を内蔵し、大きな電流を検出する半導体集積回路において、電流検出用抵抗の値を端子やテスト用プローブの付加抵抗の影響を受けることなく正確に測定すると共に、大きな電流を流したり特別な付加装置を設けることなく電流検出の閾値を測定結果に基づいて調整すること。例文帳に追加

To accurately measure the value of a built-in current sensing resistor in a semiconductor integrated circuit for sensing a large current having the built-in current sensing resistor without being influenced by additional resistance owing to terminals and/or a testing probe, and to adjust the threshold value for the current sensing based on the measurement result without requiring large current flow and special additional equipment. - 特許庁

危険箇所抽出部１１０は、半導体集積回路から、電源のＩＲドロップに起因してテスト時に誤動作が生じうる危険箇所を抽出し、ＡＴＰＧ１５０は、危険箇所抽出部１１０により抽出された危険箇所に対して、該危険箇所に含まれるインスタンスの動作率を抑制するようにテストパターンを生成する。例文帳に追加

The risky portion extracting part 110 extracts a risky portion with a risk of generating the malfunction in the test caused by the IR drop of an electric power source, from the semiconductor integrated circuit, and the ATPG 150 generates the test pattern to restrain an operation rate of an instance included in the risky portion, in the risky portion extracted by the risky portion extracting part 110. - 特許庁

半導体基板に形成されたモノリシックマイクロ波集積回路であって、渦巻き状に巻かれた渦巻き配線と、渦巻き配線の内側の端部から渦巻き配線の最外周経路の外側に延設された第１の渡り配線と、渦巻き配線の周回経路の途中部から渦巻き配線の最外周経路の外側に延設された第２の渡り配線とからなるインダクタが形成されている。例文帳に追加

This monolithic microwave integrated circuit is formed on a semiconductor substrate, and in which an inductor composed of a spiral distributing wire wound spirally, a first crossing distributing wire stretching from the internal end of the spiral wire toward the outside of its outermost circumferential path, and a second crossing distributing wire stretching from a middle part of a circling path of the spiral wire toward the outside of the outermost path, is formed. - 特許庁