「Bit」に関連した英語例文の一覧と使い方(528ページ目) - Weblio英語例文検索

The arithmetic circuit has a memory RAM storing original image data to be referred to by the unit of a macro block being the block of prescribed number of pixels and a pattern judging block for outputting a bit shift quantity S12 required for extracting a pattern, data on whether to permit writing into a memory and data S18 showing which direction one direction of an object boundary pixel is.例文帳に追加

演算回路は、参照すべき元の画像データを所定数の画素のかたまりであるマクロブロック単位で格納したメモリＲＡＭと、パターンを抽出するために必要なビットシフト量Ｓ１２と、メモリへに書き込みを許可するか否かのデータＳ１６と、一方向がいずれの方向のオブジェクト境界画素かを示すデータＳ１８とを出力するパターン判定ブロックとを有する。 - 特許庁

In an AV data transmission device 100, upon receiving an AV data transmission request from an AV data reception device 200, a rate calculating section 130 assigns throughput to AV data under transmission and AV data of the received transmission request, and a rate conversion section 140 gradually converts the present bit rate of each of the AV data into a throughput value assigned by the rate calculating section 130.例文帳に追加

ＡＶデータ受信装置２００よりＡＶデータ伝送要求を受けると、ＡＶデータ伝送装置１００において、レート算出部１３０は既に伝送中のＡＶデータと伝送要求を受けたＡＶデータに対するスループットの割り当てを行い、レート変換部１４０は、各ＡＶデータの現在のビットレートをレート算出部１３０が割り当てたスループット値に徐々に変更していく。 - 特許庁

The pseudo-random modulation circuit comprises a clock delay circuit 3 which delays the first clock signals CLK1, a pseudo- random signal generating circuit 5 which generates three-bit artificial random signals SEL0-SEL2, and a multiplexer 4 which selects and outputs one delayed clock signal from among the delayed clock signals In0-In7, according to the pseudo-random signals SEL0-SEL2.例文帳に追加

擬似ランダム変調回路は、第１のクロックＣＬＫ1を遅延するクロック遅延回路３と、第１のクロックＣＬＫ1に応じて３ビットの擬似ランダム信号ＳＥＬ0〜ＳＥＬ2を発生する擬似ランダム信号発生回路５と、擬似ランダム信号ＳＥＬ0〜ＳＥＬ2に応じて遅延クロックＩｎ0〜Ｉｎ7の中、何れかの遅延クロックを選択出力するマルチプレクサ４とから構成される。 - 特許庁

The positioning tool 1 is constituted of a disc section 11 capable of being fitted to the bit section 4, a laser irradiation tool 12 irradiating a laser beam provided to the center of the disc section 11, a plurality of locking pieces 13 provided to the circumferential direction at intervals and projections 14 formed in the circumferential direction at an interval.例文帳に追加

ビット部４に嵌合可能な円板部１１と、円板部１１の中心に設けられたレーザー光線を照射するレーザー照射具１２と、円板部１１の上面側に、周方向へ間隔をあけて設けられた複数の係止片１３と、円板部１１の外周側に、周方向へ間隔をあけて形成された突起部１４とから位置決め具１を構成する。 - 特許庁

In an information recording and reproducing method which partitions a recording area of a memory card into physically small pages, partitions off these pages into physical blocks collecting the two or more pages, and reads/writes information from/into the memory card by each block, a logical address added to the physical block is recorded duplicately on each page in the block with an individual parity bit added to the page.例文帳に追加

メモリカードの記録領域を物理的に小さいページに区分けするとともに、これらのページを複数ページまとめた物理的なブロックに区分けし、該ブロック毎にメモリカードに対する情報の読み書きを行う情報記録再生方法において、物理的なブロックに付される論理アドレスを、そのブロック内の各ページにそれぞれパリティビットを付加して重複記録する。 - 特許庁

A control circuit 7a inputs frequency division number setting data, which are inputted to a frequency divider circuit 2, extracts (n) pieces of bits from a predetermined prescribed part in these data and outputs the gain control signal 13 to the gain switcher 6 so that the gain switcher 6 can switch the loop gain by controlling the switch elements corresponding to bit constitution of the extracted bits.例文帳に追加

制御回路７ａは、分周回路２に入力される分周数設定データを入力して、このデータのあらかじめ決められた所定部分からｎ個のビットを抽出し、抽出したビットのビット構成に応じて利得切替器６がスイッチ素子を制御してループ利得を切り替えるように利得切替器６に利得制御信号１３を出力する。 - 特許庁

A multi-function image processing device having a printer function, a copy function and a facsimile function selects subsidiary information to be used for retrieving and editing the integrated document from among subsidiary information respectively extracted from a character area, an image area and a figure area of bit map image data to be used for generating the document and registers the subsidiary information as the metadata of the document.例文帳に追加

プリンタ機能、コピー機能、ファクシミリ機能を有する複合画像処理装置は、統合ドキュメントを生成する元となるビットマップ画像データの文字領域、画像領域、図形領域のそれぞれから抽出した副次情報のうち、統合ドキュメントの検索や編集に用いられるであろう副次情報を選択して統合ドキュメントのメタデータとして登録する。 - 特許庁

This invention provides the method for simply measuring the bit error rate by employing a disk for recording signals of a single kind possibly including errors, an optical disk reproduction drive capable of extracting at least an HF signal reproduced from the disk, and a frequency of occurrence counter with a function of stratifying signals extracted from the drive by the signal width to count the frequency of occurrence of the stratified signals.例文帳に追加

エラーを含むことがある単一信号を記録したディスクと、そのディスクから再生する少なくともＨＦ信号を取り出しうる光ディスク再生用ドライブと、ドライブから取り出された信号を幅の長さに層別して、それらの発生頻度をカウントする機能を備えた頻度カウント装置を用いることにより、簡便にビット・エラー・レートを測定する方法。 - 特許庁

A maximum effective noise power spectral density is used as a parameter for controlling the level of reverse link loading, by setting a reverse activity bit (RAB) to signal the access terminals to reduce their data rates in order to minimize interference between the access terminals if the maximum effective noise power spectral density is above a predetermined threshold.例文帳に追加

最大有効雑音電力スペクトル密度が所定の閾値よりも高いときは、アクセス端末間における干渉を最小化するために、アクセス端末に、それらのデータレートを低減することを知らせる逆方向アクティビティビット(ＲＡＢ)をセットすることによって、逆方向リンクのローディングのレベルを制御するパラメータとして、最大有効雑音電力スペクトル密度を使用する。 - 特許庁

A system includes a magnetic recording medium having a magnetic layer with features in a discrete track configuration or a bit patterned configuration and an underlayer adjacent to the magnetic layer, the underlayer comprising a material capable of forming surface plasmon resonance; and a magnetic head having: a writer for writing to the medium; and a near-field transducer for heating the medium for thermally assisted recording.例文帳に追加

システムは、ディスクリートトラック構成またはビットパターン構成の特徴部を備える磁気層、および磁気層に隣接した下地層であって、表面プラズモン共鳴の形成が可能な材料を有する下地層を有する磁気記録媒体と、磁気ヘッドであって、媒体に書き込むための書込部および熱アシスト記録のために媒体を加熱する近接場トランスデューサを有する磁気ヘッドとを含む。 - 特許庁

The approximate synchronizing CDMA communication system has: a transmitting part which is provided with transmission codes for performing spread processing to each information bit of transmitted data, modulates and transmits carrier waves by a transmission sequence generated based on the spread processing; and a receiving part which demodulates the detected output of a received signal by performing correlation processing by reception codes where the reception codes and the transmission codes are ZCZ codes.例文帳に追加

送信データの各情報ビットに拡散処理を施すための送信符号を備え、その拡散処理に基づいて生成された送信系列により搬送波を変調して送信する送信部と、受信信号の検波出力に対して、受信符号による相関処理を行って復調する受信部とを有し、受信符号および送信符号はＺＣＺ符号である。 - 特許庁

The image decoding apparatus 100 also includes a control part 130 to refer to a first control information for locating an area in a frame memory 170 in which the first decoded image signal may be stored and notify the image decoding part 120 of the area in the frame memory 170 in which the reference image to be referred at the time of decoding of the encoded bit stream 111 is stored.例文帳に追加

この画像復号装置１００は、さらに、第１復号画像信号が格納されるフレームメモリ１７０の領域を特定するための第１管理情報を参照して、画像復号部１２０に符号化ビットストリーム１１１の復号の際に参照する参照画像が格納されているフレームメモリ１７０の領域を通知する制御部１３０とを備える。 - 特許庁

Further, since the second bite of an error releasing command 82 is made "2AH(00101010B)" obtained by performing bit reversing of the error command 81, when the display control board D can accurately receive the error releasing command 82 together with the error command 81 and brings the error display back to original display before the error, it can be confirmed that no disconnection is present in the signal line to transmit the control command.例文帳に追加

また、エラー解除コマンド８２の２バイト目は、エラーコマンド８１に対してビット反転された「２ＡＨ（00101010B）」とされているので、表示用制御基板Ｄがエラーコマンド８１と共に、エラー解除コマンド８２を正確に受信してエラー表示をエラー前の元の表示に戻すことができれば、制御用コマンドを送信する信号線に断線がないことを確認することができる。 - 特許庁

Based on a binary bit string obtained by binarizing a reproducing signal waveform obtained from an optical disk by an adaptive equalizing method and a PRML method, the start position of a last pulse that is the last pulse of a pulse string is adjusted so that an edge shift evaluation value is smallest by using the pulse string including (N-1) pulses to form a recording mark having a length of NT.例文帳に追加

光ディスクから得た再生信号波形を適応等化方式とＰＲＭＬ方式前記ＰＲＭＬ方式によって２値化して得た２値化ビット列に基づいて、長さＮＴの記録マークを形成するために（Ｎ−１）本のパルスで構成されたパルス列を用い，エッジシフト評価値が最小になるように，パルス列における最終のパルスであるラストパルスの開始位置を調整する。 - 特許庁

Further, the method includes inputting the first portion to a first segment of a first four-to-two compressor, performing a first four-to-two compression operation on the first portion to generate a first set of results having a first row and a second row that is offset one bit from the first row, and carrying in a first value of one to complete a first two's complement operation.例文帳に追加

更に、この方法は、第１の部分を、第１の４対２コンプレッサの第１のセグメントへ入力することと、第１の部分について、第１の４対２圧縮演算を実行し、第１のロウと、第１のロウから１ビットオフセットした第２のロウとを有する第１の結果のセットを生成することと、１からなる第１の値を送り、第１の２の補数演算を達成することとを含む。 - 特許庁

A main control MPU 4100a is capable of determining (generating) the display forms of the symbols to be derived and displayed without overlapping by executing three bit operations to the value of an allocation range for big winning symbols or an allocation range for losing symbols on the basis of the result of determining whether to generate a big winning game state in special symbol/flag setting processing.例文帳に追加

主制御ＭＰＵ４１００ａは、特別図柄・フラグ設定処理で大当り遊技状態を発生させるか否かの判定結果に基づいて大当り図柄用割り振り範囲又ははずれ図柄用割り振り範囲のうちいずれかの値に対して、３つのビット演算を実行して導出表示するための図柄の表示態様を重複することなく決定（生成）することができる。 - 特許庁

The flash memory device includes: a memory cell array having memory cells arrayed on word lines and bit lines; a voltage generating circuit constituted so as to generate a program voltage to be applied to a selected word line; a program voltage controller constituted so as to variably control a start level of the program voltage to be applied to remaining pages of each word line by a programming characteristic of the first page of each word line.例文帳に追加

フラッシュメモリ装置はワードラインとビットラインに配列されたメモリセルを有するメモリセルアレイと、選択されたワードラインに印加されるプログラム電圧を発生するよう構成される電圧発生回路と、各ワードラインの一番目のページのプログラム特性により、各ワードラインの残りのページに適用されるプログラム電圧の開始レベルを可変制御するよう構成されるプログラム電圧制御器を含む。 - 特許庁

In the programming method, the memory cells belonging to each layer of a YZ plane are programmed to multi-bit data by a shadow program system and when the memory cell in N-th layer (where N is 1 or constant number larger than 1) of the YZ plane is programmed, remaining memory cells of an XZ plane corresponding to the N-th layer are programmed before memory cells of other layers of the YZ plane are programmed.例文帳に追加

本発明のプログラム方法によると、シャドープログラム方式によってＹＺ平面の各層に属したメモリセルがマルチビットデータにプログラムされ、ＹＺ平面のＮ番目の層（ここで、Ｎは１、またはそれより大きい定数）のメモリセルがプログラムされる場合、ＹＺ平面の他層のメモリセルがプログラムされる前にＮ番目の層に対応するＸＺ平面の残りのメモリセルがプログラムされる。 - 特許庁

When specification of measurement conditions including requested measurement precision from the measurement data collection program 35, a notification data derivation part 43 of a measurement data processing part 27 in a sensor unit derives digital physical quantity data for notification having effective bit width according to the requested measurement precision based on digital measurement raw data in which at least one piece of analog measurement raw data is digitized.例文帳に追加

計測データ収集プログラム３５から要求計測精度を含む計測条件の指定を受けると、センサユニットにおける計測データ処理部２７の通知データ導出部４３が、少なくとも１つのアナログ計測生データがデジタル化されたデジタル計測生データに基づいて、要求計測精度に応じた有効ビット幅を有する通知用デジタル物理量データを導出する。 - 特許庁

This semiconductor device has: a conductive pad which is a bit line landing pad formed in a non-cell region of a semiconductor substrate; a conductive pattern which is formed on the periphery of the top face of the conductive pad and includes an opening that partially exposes the conductive pad; and a conductive contact which fills the opening and connects the conductive pad to upper wiring.例文帳に追加

前記半導体装置は、半導体基板の非セル領域に形成されたビットラインランディングパッドである導電性パッド、前記導電性パッドの上面の周辺部上に形成され、前記導電性パッドを部分的に露出させる開口を含む導電性パターン、そして前記開口を埋め立て、前記導電性パッドを上部配線と連結する導電性コンタクトを含む。 - 特許庁

When a channel mode control signal shows the dual stereo of four channels, a signal switching means 150 outputs the main stereo signals from the input terminals 101 and 102 and the subordinate stereo signals from the input terminals 107 and 108 and an encoding means 120 encodes the main stereo signals and the subordinate stereo signals and generates two independent encoded bit streams #1 and #2.例文帳に追加

チャンネルモード制御信号が４チャンネルのデュアルステレオを示す場合、信号切換手段１５０は、入力端子１０１，１０２からの主となるステレオ信号と、入力端子１０７，１０８からの副となるステレオ信号を出力し、符号化手段１２０は、主となるステレオ信号と副となるステレオ信号を符号化して、独立した２つの符号化ビットストリーム＃１，＃２を生成する。 - 特許庁

A voice encoder 300 operates voice encoding processing for compressing a voice signal inputted from a microphone 16, and digitized by an analog/digital converting part 14 into a low bit rate, and transfers it to an error correction encoder 200, and extends an encoded voice signal outputted from the error correction encoder 200, and transfers it to a digital/analog converting part 15.例文帳に追加

音声符号化器３００は、マイクロフォン１６から入力されアナログディジタル変換部１４でディジタル化された音声信号を低ビットレートに圧縮する音声符号化を行って誤り訂正符号化器２００に渡すとともに、誤り訂正符号化器２００から出力される符号化音声信号を伸張してディジタルアナログ変換部１５に渡す処理を行う。 - 特許庁

A VMM 20 generates a shadow PT 140 inhibiting a privilege memory requiring read/write emulation from being read and written using an RSV bit, and the shadow PT 140 and a second PT 170 that a second OS 40 running on a first OS 30 has are registered with an x86-compatible CPU having a page exception detecting function using two PTs.例文帳に追加

ＶＭＭ２０が、読み書きのエミュレーションを要する特権メモリに対してＲＳＶビットを用いて読み書きを禁止したシャドウＰＴ１４０を生成し、２つのＰＴを用いるページ例外検出機能を備えたｘ８６互換ＣＰＵに、当該シャドウＰＴ１４０と、第１のＯＳ３０上で稼動する第２のＯＳ４０が有する第２のＰＴ１７０を登録する。 - 特許庁

At least one memory block B0-B7 includes a plurality of electrically erasable programmable bilevel memory cells each constituted to store 1-bit information, and read means 2, 5, 3 which access and read one multilevel memory cell or, access and read simultaneously N electrically erasable programmable bilevel memory cells depending on an address signal A0-A21 supplied to the memory device.例文帳に追加

前記少なくとも１つのメモリブロック（B0-B7）は１セルにつき１ビットの情報を記憶するよう構成された複数の電気的消去可能プログラマブルバイレベルメモリセルも含み、且つメモリデバイスに供給されるアドレス信号(A0-A21)に依存して、前記マルチレベルメモリセルの１つをアクセスし読み出すか、前記電気的消去可能プログラマブルバイレベルメモリセルのＮ個を同時にアクセスし読み出す手段(2,5,3)が設けられている。 - 特許庁

Erroneous recognition of phase error, which can occur in a conventional phase error detection circuit is reduced by a phase error detection circuit 13 for changing calculation processing for determining phase errors between a reproduced signal 20 and an n-bit oscillator output 18, according to a tilt signal 19 of the output 18, thereby enabling an more stable operation of a PLL circuit than that of a conventional circuit.例文帳に追加

ｎビット発振器出力１８の傾き信号１９に対応して、再生信号２０とｎビット発振器出力１８の位相誤差を求める演算処理を変える位相誤差検出回路１３により、従来の位相誤差検出回路で起こり得た位相誤差の誤認識を減少させ、従来回路より安定したＰＬＬ回路動作を可能にする。 - 特許庁

The semiconductor device comprises SRAM cell formed on a semiconductor substrate, a first deep trench 3 for separating n-well 2a and p-well 2b of the SRAM cell, a second deep trench 14 for separating the SRAM cell for each unit bit cell 13, and a contact 12 taking a substrate potential of at least one or more places within the regions separated by the first and second deep trenches.例文帳に追加

半導体基板に形成されたＳＲＡＭセルと、前記ＳＲＡＭセルのｎ−ウエル２ａとｐ−ウエル２ｂの境界を分離する第１のディープトレンチ３と、前記ＳＲＡＭセルを単位ビットセル１３毎に分離する第２のディープトレンチ１４と、前記第１及び第２のディープトレンチにより分離された領域に、少なくとも1箇所以上の基板電位を取るコンタクト１２を備える。 - 特許庁

In other aspects, a command for controlling a data transfer of a bit stream between a source and a destination, where the command is adapted to change at least one of the source and destination of the transfer, and apparatus for receiving and processing data comprising means for receiving the data and means for synchronizing the data in two or more different modes.例文帳に追加

他の態様では、コマンドが転送の発信元と宛先の少なくとも１つを変更するように適合させられる発信元と宛先間のビットストリームのデータ転送を制御するためのコマンド、及びデータを受信するための手段と、２つまたは３つ以上の異なるモードでデータを同期させるための手段とを備えるデータを受信、処理するための手段を備える。 - 特許庁

In the case of read-out processing of a specific word, a defective bit replacement processing circuit 104 outputs READ DATA for x bits except data on the defective cells from RAW READ DATA for x+y bits of the specific word in the memory cell array 102 based on FAIL DATA which is position information of the defective cells of the specific word in the position information storage part 103.例文帳に追加

指定ワードの読み出し処理の場合、不良ビット代替回路１０４は、位置情報記憶部１０３内の指定ワードの不良セルの位置情報であるＦＡＩＬ ＤＡＴＡに基づいて、メモリセルアレイ１０２内の指定ワードのｘ＋ｙビット分のＲＡＷ ＲＥＡＤ ＤＡＴＡから不良セルのデータを除いたｘビット分のＲＥＡＤ ＤＡＴＡを出力する。 - 特許庁

In an 8-valued NAND type multivalued flash memory designed to execute the multivalued parallel write with the bit line voltage set according to write data, a pulse-like word line voltage is applied to a word line to write while the pulsewidth of an effective word line voltage corresponding to the time taken for substantially writing data in memory cells to be written is controlled according to the write data.例文帳に追加

書き込みデータに応じてビット線電圧を設定し、多値並列書き込みを行うようにした８値のＮＡＮＤ型多値フラッシュメモリにおいて、ワード線にパルス状のワード線電圧を印加して書き込みを行い、この際、書き込み対象のメモリセルに実質的にデータの書き込みがなされる時間に対応する実効的なワード線電圧のパルス幅を書き込みデータに応じて制御する。 - 特許庁

The DC control bits included in the recording data have a DC control bit value which is correctly set based upon a DSV measurement result and it becomes difficult to discriminate between the DC control bits corresponding to the additional data and other DC control bits and the additional data of high difficulty in analysis can be stored, so that cipher key information etc., can be embedded in an analysis-difficult form.例文帳に追加

記録データに含まれるＤＣ制御ビットはＤＳＶ測定結果に基づいて正しく設定されるＤＣ制御ビット値を有し、付加データに対応するＤＣ制御ビットとその他のＤＣ制御ビットを区別することは困難となり、解析困難性の高い付加データの格納が可能であり、例えば、暗号鍵情報などを解析困難な態様で埋め込むことが可能となる。 - 特許庁

In this data recording method for recording a first unit RU arranged continuously on a recording medium and composed of first data composed of video or sound, and management information for managing one or more first units RU, the management information includes the minimum reproduction time (minimum duration of record-unit) and a maximum bit rate (maximum bitrate or record-unit) of the first unit RU.例文帳に追加

記録媒体上で連続的に配置され、映像又は音声からなる第１のデータによって構成される第１のユニットＲＵと、前記第１のユニットＲＵを１個以上管理する管理情報とを、記録媒体に記録するデータ記録方法であって、前記管理情報が、前記第１のユニットＲＵの最小の再生時間(Minimum duration of record-unit)および最大のビットレート(Maximum bitrate or record-unit)を含むものである。 - 特許庁

Binary received data DATA_0 are normalized by sampling them with a reference clock CLK_ref, and pulses are generated in repetition cycles A equal to the reciprocal of the bit transmission rate of the received data DATA_0 in synchronism with respective edges of data DATA for reception obtained by the normalization and are used as a reception clock CLK for extracting bits from the data DATA for reception.例文帳に追加

２値の受信データＤＡＴＡ_0を基準クロックＣＬＫ_refでサンプリングすることによって正規化し、これにより得られる受信用データＤＡＴＡの各エッジに同期して受信データＤＡＴＡ_0のビット伝送速度の逆数に等しい繰り返し周期Ａでパルスを生成し、このパルスを受信用データＤＡＴＡからビット抽出を行うための受信クロックＣＬＫとする。 - 特許庁

There are provided an extraction means 110 for extracting intra-predictive information contained in a bit stream of a video CODEC and a conversion means 200 for converting image data into an image having resolution higher than that of an original image, and the conversion means performs interpolation processing of pixels of the image data based on the intra-predictive information to convert the image data into an image of high resolution.例文帳に追加

ビデオコーデックのビットストリームに含まれるイントラ予測情報を抽出する抽出手段１１０と、画像データの解像度を原画像の解像度よりも高い画像に変換する変換手段２００と、を備え、前記変換手段は、前記イントラ予測情報に基づいて、前記画像データの画素の補間処理を行うことにより高解像度の画像に変換する。 - 特許庁

An imaging array 100 comprises a plurality of pixels 131, 134 each comprising a photo-diode 112 comprising first and second terminals, a local reset circuit 101 for connecting the first terminal to a column reset line 158 and a buffer circuit 116 for selectively connecting the first terminal to a column bit line 118 in response to a word select signal 121, and a column reset circuit 60.例文帳に追加

イメージングアレイ１００は、第１、第２の端子を備えるフォトダイオード１１２と、第１の端子を列リセットライン１５８に接続するためのローカルリセット回路１０１と、第１の端子をワード選択信号１２１に応じて列ビットライン１１８に選択的に接続するためのバッファ回路１１６とを備える複数のピクセル１３１、１３４と、列リセット回路６０とを備える。 - 特許庁

An encryption processing circuit for performing character exchange processing of a common key block encryption system wherein multiple-bit input data are converted and outputted is a logic circuit which receives the input data and selection data instructing permutation of the input data, and converts the data obtained by permuting the input data in accordance with the selection data under a prescribed correspondence rule and outputs it.例文帳に追加

複数ビットの入力データを変換して出力する共通鍵ブロック暗号方式の換字処理を行う暗号処理回路であって、前記入力データと、前記入力データの並べ替えを指示する選択データと、を受信し、前記入力データを前記選択データに基づいて並べ替えたデータを所定の対応規則に基づいて変換して出力する論理回路であることとする。 - 特許庁

The A/D converter includes a track hold circuit 11, a reference voltage generation circuit 12, a switched capacitor circuit 12, a preamplifier 14 for amplifying voltage held by the switched capacitor circuit 13, a comparator 15 for generating a logic level corresponding to the output of the preamplifier 14, and an encoder 16 for converting the logic level into a binary code (n-bit digital output).例文帳に追加

このＡ／Ｄ変換器は、トラックホールド回路１１と、参照電圧生成回路１２と、スイッチドキャパシタ回路１３と、このスイッチドキャパシタ回路１３によりホールドされた電圧を増幅するプリアンプ１４と、このプリアンプ１４の出力に対応したロジックレベルを発生するコンパレータ１５と、このロジックレベルをバイナリコード（ｎビットデジタル出力）に変換するエンコーダ１６とを具備している。 - 特許庁

When the first DMA controller 60 performs DMA transfer to the image memory 54 area, the operation of the first DMA controller 60 is temporarily stopped by a pause bit described in descriptor information referred to by the first DMA controller 60, and the second DMA controller 58 which finishes DMA transfer of the image data block to the image memory 54 area is first instructed to restart.例文帳に追加

そこで、当該画像メモリ５４領域に対する第１のＤＭＡコントローラ６０のＤＭＡ転送に際して、第１のＤＭＡコントローラ６０が参照するディスクリプタ情報に記述したポーズビットによってその動作を一時停止させ、当該画像メモリ５４領域の画像データブロックのＤＭＡ転送が終了した第２のＤＭＡコントローラ５８から再開指示を行なわせる。 - 特許庁

A reference cycle calculating means 27 finds a reference cycle Ts by adding the product of the variation tendency value P calculated by the means 26 and a coefficient (k) determined by the number of bit cycles used by the means 25 for the moving average calculation to the mean cycle Ta calculated by the means 25.例文帳に追加

基準周期算出手段２７は、変動傾向値算出手段２６によって算出された変動傾向値Ｐに平均周期算出手段２５が移動平均演算に用いるビット周期の数によって決まる係数ｋを乗じた結果と、平均周期算出手段２５によって算出された平均周期Ｔａとを加算して基準周期Ｔｓを求める。 - 特許庁

In a nonvolatile semiconductor storage device consisting of a nonvolatile memory having a gate insulating trap film, an interlayer insulating film 108 is formed on a memory cell and then a first opening 120 reaching a bit line 103, and a second opening 121 reaching a dummy word line 105 contiguous to the first opening 120 are formed simultaneously in the interlayer insulating film 108.例文帳に追加

トラップ性のゲート絶縁膜を有する不揮発性メモリからなる不揮発性半導体記憶装置において、メモリセル上に層間絶縁膜１０８を形成した後、層間絶縁膜１０８に、ビット線１０３に到達する第１の開口部１２０、及び第１の開口部１２０に隣接するダミーワード線１０５に到達する第２の開口部１２１を同時に形成する。 - 特許庁

A table including a pair of binary data indicating an operator ought to be on, an operator ought to be off and an operator which may be either of them as different bit patterns is prepared and the binary data pairs of the table are sequentially collated based on the binary data obtained by detecting the state of each operator so that the pitch of the note is thereby unequivocally predetermined.例文帳に追加

オンでなければならない操作子、オフでなければならない操作子、及びそのどちらでも構わない操作子を異なるビットパターンとして示す１対のバイナリデータを収録したテーブルを準備し、各操作子の状態を検出して得たバイナリデータを基にこのテーブルのバイナリデータ対を順次照合していくことにより、音のピッチを一意に特定するようにした。 - 特許庁

The radio device 30, however, detects n second radio wave intensity levels, corresponding to n second radio waves received from the radio device 10, applies rearrangement, based on the interleaving method to n detected second radio wave intensity levels and generates a secret key Ks2 consisting of the same bit string as the secret key Ks1, on the basis of n second rearranged radio wave intensity levels.例文帳に追加

また、無線装置３０は、無線装置１０から受信したｎ個の第２の電波に対応するｎ個の第２の電波強度を検出し、その検出したｎ個の第２の電波強度にインターリーブ方式による並び替えを施し、その並び替えたｎ個の第２の並替電波強度に基づいて秘密鍵Ｋｓ１と同じビット列からなる秘密鍵Ｋｓ２を生成する。 - 特許庁

To provide an apparatus enabling releasing a working device lift holding by an electric motor 31 if a position lever 30 is operated a bit toward a lifting side after the working device is lifted by operating a position control lever by the electric motor 31 in a working vehicle where the position control valve for lifting the working device is operated by the position lever 30 or the electric motor 31.例文帳に追加

作業装置昇降用のポジション制御弁がポジションレバー３０や電動モータ３１によって操作される作業車において、電動モータ３１によるポジション制御弁の操作によって作業装置が上昇された後、ポジションレバー３０をわずかに上昇側に操作すれば、電動モータ３１による作業装置上昇保持を解除できるようにする。 - 特許庁

To provide an optical transmission system using an optical phase modulator capable of improving non-linearity and dispersion characteristics of NRZ transmission in high-speed middle/long-distance WDM transmission of 10Gbps or higher by conquering transmission quality dependency and bit pattern dependency caused by filter transmission characteristics of a duobinary structure including an electrical low-pass filter structure.例文帳に追加

電気的低帯域フィルタ構造を有するデュオバイナリ構造のフィルタ透過特性による伝送品質の依存性及びビットパターンの依存性を克服し、１０Ｇｂｐｓ以上の高速中長距離ＷＤＭ伝送において、ＮＲＺ伝送の非線形及び分散特性を向上させることのできる光位相変調器を利用した光伝送システムを提供する。 - 特許庁

The image processing device 100 has a first color converting section 132 converting the RGB bit map data of the input printing data to color printing data of CMYK, a second color converting section converting the same to monochrome printing data of K, and a printing data selecting section 151 selecting printing data output to a printing engine from the color printing data and the monochrome printing data.例文帳に追加

画像処理装置１００は、入力された印刷データのＲＧＢビットマップデータからＣＭＹＫのカラー印刷データに変換する第１色変換部１３２と、Ｋのモノクロ印刷データに変換する第２色変換部１３３と、カラー印刷データおよびモノクロ印刷データのうちから印刷エンジンに出力する印刷データを選択する印刷データ選択部１５１とを有する。 - 特許庁

To enable a semiconductor storage device in which first and second transistor forming areas are arranged in such a way that the areas are extended in the same direction as that of bit lines to operate at a high speed by reducing the resistance values of a power supply potential supplying line and a reference potential supplying line so that a sufficient potential may by supplied into cells.例文帳に追加

第１のトランジスタ形成領域および第２のトランジスタ形成領域がそれぞれビット線と同じ方向に延在するように配置された構成を有する半導体記憶装置において、電源電位供給線および基準電位供給線の抵抗値を低減して、セル内に十分な電位を供給することができるようにし、高速動作を可能とする。 - 特許庁