「buffer from」に関連した英語例文の一覧と使い方(77ページ目) - Weblio英語例文検索

A scramble circuit 27 is provided between an address buffer 25, a row decoder 21 and a column decoder 23, scrambling is executed with the scramble circuit 27 to the address signal supplied from an external circuit and only one memory cell 19 is selected from the memory cell array 17 depending on the scrambled address signal.例文帳に追加

アドレスバッファ２５と行デコーダ２１及び列デコーダ２３との間にスクランブル回路２７を設け、スクランブル回路２７によって外部から供給されるアドレス信号にスクランブル処理を施し、そのスクランブル処理されたアドレス信号に従って、メモリセルアレイ１７の中から一つのメモリセル１９を選択する。 - 特許庁

Then, in the control LSI 1, a selector 11 for switching output signals g1 from the internal circuit 14 of the control LSI 1 to the memory 8 for the data storage and the signals i1 inputted from external input/output signals d1 through an interface buffer 3 is provided.例文帳に追加

このセレクタ１１により、制御ＬＳＩ１が選択されている動作モード時には、メモリ８は、その制御ＬＳＩ１が使用し、またメモリを内蔵していないその他の制御ＬＳＩ２が選択されている動作モード時には、制御ＬＳＩ１の外部端子には、メモリ８の信号が割り付けられる。 - 特許庁

To secure necessary output characteristic without setting a new program nor new terminal required for executing the program by sending the output signal received from an output buffer to a data input terminal, using a reset signal as a latch fetching signal and switching the output characteristic according to the output signal sent from a latch circuit.例文帳に追加

半導体集積回路の出力バッファ制御回路において、出力バッファから出力される出力信号の出力インピーダンスを制御することによって、いろいろな外部入力条件に最適な出力インピーダンスで出力することができる。 - 特許庁

The output buffer has a first output portion connected to a fixed power source and a second output portion connected to a pulse power source and outputs one of the two pulses from the first output portion and outputs the other by extracting a pulse supplied from a pulse power source by the second output portion.例文帳に追加

出力バッファは、固定電源に接続した第一出力部とパルス電源に接続した第二出力部と備え、二発のパルスの一方は第一出力部から出力し、他方はパルス電源から供給されるパルスを第二出力部で抜き取って出力する。 - 特許庁

The buffer server 14 receives the transfer of multimedia information by the remote direct memory access function from the disk server 15 via a plurality of connections corresponding to bands required for transfer of multimedia information based on a reproduction request from a terminal 11 and distributes the multimedia information to the terminal 11.例文帳に追加

バッファサーバ１４は、端末１１からの再生要求に基づくマルチメディア情報の転送に必要な帯域に対応した複数のコネクションを介してディスクサーバ１５から遠隔ダイレクトメモリアクセス機能によりマルチメディア情報の転送を受け、端末１１に配信する。 - 特許庁

The digital broadcasting receiving terminal includes: a comparison part for determining a transfer delay from a data input/output amount into/from a transmitting buffer; a reduction part for reducing the data amount of the data to be transferred; and a reduction method decision part having a reduction policy table which reduces the data amount for each type of the data.例文帳に追加

デジタル放送受信端末は、送信用バッファに対するデータ入出力量から転送遅延の判定をおこなう比較部、転送するデータのデータ量を削減する削減部、データの種類ごとにデータ量を削減する削減ポリシーテーブルを有する削減方法決定部を含む。 - 特許庁

To provide an output buffer circuit which prevents waveform distortions from occurring due to the asynchronous supply of data signals and impedance codes and takes in a latest impedance code, to suppress the mismatch of its output impedance from the characteristic impedance of a transmission line.例文帳に追加

データ信号及びインピーダンスコードが非同期に供給されることによる波形歪みの発生を防止しつつ、最新のインピーダンスコードを取り込むことで出力インピーダンスと伝送線路の特性インピーダンスの整合のずれを抑止することが可能な出力バッファ回路を提供する。 - 特許庁

Every time of arithmetic processing, pixels of the image data before processing are inputted to a storage region at a right end of each corresponding buffer one by one from each corresponding line, and pixels are read out from positions, of the buffers, determined in accordance with a positional relationship between the pixel of interest and the reference pixel thereof.例文帳に追加

１度の演算処理につき、処理前画像データにおける該当各ラインから１画素ずつ、それぞれが対応するバッファの右端の記憶領域に入力し、各バッファの、注目画素とその参照画素間の位置関係に応じて決められた各位置から画素を読み出して出力する。 - 特許庁

Image data outputted from the recording controlling part 101 for a one-beam laser printer synchronously with the horizontal synchronous signal inputted from the image processing part 102 are converted to a plurality of serial image data by a line buffer 104 in the image processing part 102 so as to be outputted to the multi-laser printer 103.例文帳に追加

前記画像処理部１０２から入力した水平同期信号に同期して、１ビームレーザプリンタ用記録制御部１０１から出力される画像データを画像処理部１０２内のラインバッファ１０４で複数のシリアル画像データに変換し前記マルチレーザプリンタ１０３に出力する。 - 特許庁

Thus, a drive current supplied from the anode terminal of the thyristor d1 in an ON state becomes currents Ik2 and Ik1 flowing to the collector of an NPN transistor 62 and the side of the collector of a PNP transistor 61 and a current Ig reaching the ground from the gate terminal through the buffer circuit 101 is not generated.例文帳に追加

これにより、オン状態にあるサイリスタｄ１のアノード端子から供給される駆動電流は、ＮＰＮトランジスタ６２のコレクタやＰＮＰトランジスタ６１のコレクタ側に流れる電流Ｉｋ２、Ｉｋ１となって、ゲート端子からバッファ回路１０１を介してグランドへ至る電流Ｉｇは生じない。 - 特許庁

This truck runaway prevention device comprises an anchor hook 1 moved down from the side of the truck D to catch a railroad tie L, a buffer member 2 supporting and connecting the anchor hook 1 to the truck D side with buffering the anchor hook 1, and a lifting mechanism 3 vertically moving the anchor hook 1 from the truck D side.例文帳に追加

台車Ｄ側から降下させて枕木Ｌに引っ掛けるアンカーフック１と、このアンカーフック１を緩衝しながら上記台車Ｄ側に連結支持する緩衝部材２と、このアンカーフック１を上記台車Ｄ側から昇降する昇降機構３とから構成する。 - 特許庁

Bit map image data corresponding to an alphabet 'A' is developed in a print developing buffer and, in case of heading print, respective bits composing the bit map image data are read out sequentially from an upper line to a lower line and from left to right in each line before being fed to a print head and printed.例文帳に追加

アルファベットの「Ａ」に対応するビットマップイメージデータが印字展開バッファに展開され、ビットマップイメージデータを構成する各ビットが、頭出し印字の場合、上のラインから下のラインへ順に、かつ各ラインにおいては、左から右の順に読み出され、印字ヘッドに供給されて印字される。 - 特許庁

When transfer of the previous data is terminated, the transmission data SD in the transmission buffer 11 is stored in a shift register 12 by a timing signal TS from a timing control part 17 and a coincidence signal EQ of the coincidence detection part 13 is given to a selector 15 as a selection signal SL from an FF 14.例文帳に追加

前データの転送が終了すると、タイミング制御部１７からのタイミング信号ＴＳで送信バッファ１１の送信データＳＤがシフトレジスタ１２に格納され、一致検出部１３の一致信号ＥＱがＦＦ１４から選択信号ＳＬとしてセレクタ１５に与えられる。 - 特許庁

When a file end command (c) is received via a terminal 7, a multiplexing/file generating unit 5c reads data from the one-frame buffers 5a, 5b a sequence end code (f) is attached to the end of the video bit stream from the one-frame buffer 5a, the result is multiplexed and the file is outputted.例文帳に追加

端子７を経てファイル終了コマンドｃが入力すると、多重化・ファイル生成ユニット５ｃは、前記１フレームバッファ５ａ、５ｂからデータを読み取り、１フレームバッファ５ａからのビデオビットストリームの最後に、シーケンス終了コードｆを付加し、多重化してファイル出力する。 - 特許庁

When receiving data packets of image signals, etc. received through the network, a packet counter 42 takes out data packets from a receiving buffer 41 counting the number of the data packets for every fixed period timing from a clock creator 45, and a recorder 43 stores it in a memory device 22.例文帳に追加

ネットワークを介して受信した映像信号などのデータパケットを受信する際、パケットカウント部４２は、クロック生成部４５からの一定周期タイミングごとに、データパケットの個数をカウントしながら受信バッファ４１から取り出し、記録部４３により蓄積装置２２に記録する。 - 特許庁

When the quantity of scanned image data in a scanning buffer 25 reaches a 1st prescribed quantity, transfer of the scanned image data from an engine board 1 to a facsimile board 2 via a common bus 4 is interrupted and transfer of print image data from the facsimile board 2 to the engine board 1 via the common bus 4 is permitted.例文帳に追加

スキャンバッファ２５内のスキャン画像データの量が第１所定量に達すると、エンジンボード１から共通バス４を介してファクシミリボード２へのスキャン画像データの転送を中断して、ファクシミリボード２から共通バス４を介してエンジンボード１へのプリント画像データの転送を許可する。 - 特許庁

A band-pass filter having predetermined characteristics is formed by using the parameters of passive elements included in an output equivalent circuit as viewed from an output terminal of the mixer circuit 40 and the parameters of passive elements included in an input equivalent circuit as viewed from an input terminal of the output buffer circuit 30.例文帳に追加

ミキサ回路４０の出力端子からみた出力等価回路に含まれる受動素子の定数、および出力バッファ３０の入力端子からみた入力等価回路に含まれる受動素子の定数が利用されて、所定の特性を備えるバンドパスフィルタが構成される。 - 特許庁

This allows preventing salts etc. from being produced or precipitated at/to the surfaces of the plunger 9C and also the seal from wearing or damaging resulting therefrom even in case the working fluid delivered contains solids such as a buffer solution etc., and it is possible to establish a stable operation for a long time and improve the man-hours for maintenance operations.例文帳に追加

これにより作動流体が緩衝液等の固形物を含む場合でもプランジャ９Ｃの表面への塩等の発生・析出およびそれに起因するシール１１の摩耗・損傷が防止され、長期間の安定な作動と保守工数の改善が可能になる。 - 特許庁

Also, at the time of reproduction of the UDI signal, UDI digital data obtained through a UDI detecting circuit (low-pass filter) from an RF signal (e.g. 3T single signal) from a disk reproducing device are stored in a data buffer, compared with write-data of the PN signal generator, and an error rate is measured by a bit error counter.例文帳に追加

また、ＵＤＩ信号の再生時には、ディスク再生装置からのＲＦ信号（例えば３Ｔ単一信号）からＵＤＩ検出回路（ローパスフィルタ）を経て得られたＵＤＩデジタルデータをデータバッファへ蓄積し、ＰＮ信号発生器の書き込みデータと比較し、ビットエラーカウンタでエラーレートを測定する。 - 特許庁

The laminate has the buffer layer formed of at least one kind or more selected from a group composed of a gallium oxide thin film, an oxide thin film formed of gallium, indium and oxygen, and a transparent conductive film layer formed of an oxide thin film including at least one kind or more of elements selected from a titanium oxide as a main component and from niobium, tantalum, molybdenum, arsenic, antimony, and tungsten are formed on its buffer layer.例文帳に追加

基体上に、酸化ガリウム薄膜、ガリウム、インジウムおよび酸素からなる酸化物薄膜、ならびにガリウム、インジウム、アルミニウムおよび酸素からなる酸化物薄膜の中から選択される少なくとも１種以上からなるバッファー層が形成され、そのバッファー層上に酸化チタンを主成分としニオブ、タンタル、モリブデン、ヒ素、アンチモン、ならびにタングステンから選択される少なくとも１種以上の元素を含む酸化物薄膜からなる透明導電膜層が形成されていることを特徴とする積層体。 - 特許庁

The method for manufacturing the ferroelectric element comprises steps of forming a buffer layer 2 also serving as a sacrificial layer on a single crystal substrate 1, forming the ferroelectric element 6 (ferroelectric thin film 4) on the buffer layer 2, separating the ferroelectric element 6 (ferroelectric thin film 4) from the single crystal substrate 1, and disposing the ferroelectric element 6 separated from the single crystal substrate 1 on any substrate.例文帳に追加

単結晶基板１上に犠牲層としても機能するバッファー層２を形成する工程と、バッファー層２上に強誘電体素子６（強誘電体薄膜４）を形成する工程と、強誘電体素子６（強誘電体薄膜４）を単結晶基板１から分離する工程と、単結晶基板１から分離された強誘電体素子を任意基板上に配設する工程と、を備えた強誘電体素子の製造方法。 - 特許庁

A cache device 1 includes: a WAY information buffer 79 wherein WAY information being a selection result of WAY in an instruction which has accessed a cache memory 14 is stored; and a control circuit 80 which controls, during repeated execution of a series of instruction groups, storing processing for storing WAY information in the instruction groups into a WAY information buffer 79 and readout processing for reading out WAY information from the WAY information buffer 79.例文帳に追加

本発明にかかるキャッシュ装置１は、キャッシュメモリ１４へアクセスした命令におけるＷＡＹの選択結果であるＷＡＹ情報を格納するＷＡＹ情報バッファ７９と、一連の命令群が繰り返し実行されている間に、当該命令群におけるＷＡＹ情報をＷＡＹ情報バッファ７９へ格納するための格納処理及びＷＡＹ情報バッファ７９からＷＡＹ情報を読み出すための読み出し処理を制御する制御回路８０と、を備える。 - 特許庁

Reference image signals in the searching range are read from the cache memory 100 and written in a reference image buffer 407 to be used for searching the motion vector, and the reference image signals of blocks at positions ahead by the prescribed number of blocks in a raster order from the center block of a searching range are read from a reference image frame memory 405 and written in the cache memory 100.例文帳に追加

キャッシュメモリ１００から探索範囲の参照画像信号を読み出して参照画像バッファ４０７に書き込み、動きベクトル探索に供すると共に、探索範囲の中心ブロックからラスタ順で所定のブロック数だけ先行した位置のブロックの参照画像信号を参照画像フレームメモリ４０５から読み出してキャッシュメモリ１００に書き込む。 - 特許庁

If synchronous signals and frame identification signals provided from the outside are provided to a plurality of signal processing circuits, phase difference of video signals output from the signal processing circuits is reduced, which makes it possible to match the phases of the video signals output from the signal processing circuits using a line buffer and to display a high-resolution video.例文帳に追加

外部から供給された同期信号やフレーム識別信号を複数の信号処理回路に供給した場合に信号処理回路から出力される映像信号の位相差が少なくなるので、ラインバッファを用いて、信号処理回路から出力される映像信号の位相を一致させて、高解像度の映像表示を行うことができる。 - 特許庁

The background reference data read out from the plotting area 123 of the frame buffer, the principal picture reference data, etc., read out from a principal picture area 125 by this read-out address are outputted from the displaying port 122 in the blanking interval to be sent to the plotting circuit 110, and these are used for operation at the time of translucent plotting in the plotting circuit 110.例文帳に追加

この読み出しアドレスによりフレームバッファの描画エリア１２３から読み出された背景参照データ、元絵エリア１２５から読み出された元絵参照データ等をブランキング期間中に表示用ポート１２２から出力して、描画回路１１０に送り、これらを描画回路１１０での半透明描画の際の演算に使用する。 - 特許庁

If a transmission indication of priority information is received from a poststage packet control apparatus 50, a prestage packet control apparatus 10 leads out the priority information 2 from a ratio of a band capable of using user apparatuses 1a1 to 1an to a minimum and from a storage situation in a buffer and transmits the priority information 2 to the poststage packet control apparatus 50.例文帳に追加

前段パケット制御装置１０は、後段パケット制御装置５０から優先度情報の送信指示を受信すると、ユーザ装置１ａ１〜１ａｎが最低限使用できる帯域の比やバッファにおけるパケットの格納状況から優先度情報２を導出し、後段パケット制御装置５０に当該優先度情報２を送信する。 - 特許庁

The header conversion processing part 140 executes a header conversion processing for substituting the destination MAC address in a MAC header included in the frame which is read from the frame buffer 130 for the destination MAC address as the retrieval result, which is outputted from the header retrieval processing part 110, and sequentially outputs the frames after a header conversion processing from a header conversion device 100.例文帳に追加

ヘッダ変換処理部１４０は、フレームバッファ１３０から読み出したフレームに含まれるＭＡＣヘッダ内の宛先ＭＡＣアドレスを、ヘッダ検索処理部１１０から出力された検索結果としての宛先ＭＡＣアドレスに置き換えるヘッダ変換処理を行い、ヘッダ変換処理後のフレームが順にヘッダ変換装置１００から出力される。 - 特許庁

A BSR (buffer status report) MAC control element generation part 115 generates a BSR MAC control element for reporting to a base station the transmittable data amount that is derived from a transmittable data amount notification inputted from a memory usage amount management part 106 and a transmittable data amount notification inputted from a memory usage amount management part 111.例文帳に追加

ＢＳＲ ＭＡＣコントロール・エレメント生成部１１５は、メモリ使用量管理部１０６から入力した送信可能データ量通知と、メモリ使用量管理部１１１から入力した送信可能データ量通知とから求めた送信可能なデータ量を基地局に報告するためのＢＳＲ ＭＡＣ ｃｏｎｔｒｏｌ ｅｌｅｍｅｎｔを生成する。 - 特許庁

When an underrun is detected, recording is temporarily interrupted at the latter half part (point (B)) of the second sync frame 42 from the head of an ECC block 30, and data from the first half part (point (A)) of the second sync frame 42 from the head of the ECC block 30 to timing (point (C)) when the underrun is detected are stored in the buffer memory.例文帳に追加

アンダーランが発生したことを検出したときには、ＥＣＣブロック３０の先頭から２番目のシンクフレーム４２の後半部分（点（Ｂ））で記録を一時的に中断し、バッファメモリ内にはＥＣＣブロック３０の先頭から２番目のシンクフレーム４２の前半部分（点（Ａ））からアンダーランを検出したタイミング（点（Ｃ））までのデータを蓄積しておく。 - 特許庁

When an information acquisition request signal is received from the apparatus control system 1, the communication processing circuit 21 judges whether or not the apparatus group information stored in the buffer 22 is new information on the basis of the acquired time information stored in the buffer 22, and if it is judged to be new information, the apparatus group information is supplied to the apparatus control system 1.例文帳に追加

一方、通信処理回路21は、機器制御システム１から情報取得要求信号を受信したとき、バッファ22に格納されている取得時刻情報に基づいて該バッファ22に格納されている機器群情報が新しい情報であるか否かを判断し、新しい情報であると判断した場合に該機器群情報を機器制御システム１に供給する。 - 特許庁

In data processing of the detection waveform, real-time processing is performed relative to processing from A/D conversion to buffer processing and data addition processing, and interruption processing is performed following the A/D conversion relative to the buffer processing and the data addition processing, to thereby reduce a data quantity to be processed in the real-time processing, and thereby the processing load of the digital processing device is reduced.例文帳に追加

検出波形のデータ処理において、Ａ／Ｄ変換からバッファ処理およびデータ加算処理までの処理についてはリアルタイム処理を行うとともに、バッファ処理およびデータ加算処理についてはＡ／Ｄ変換に続いて割り込み処理を行うことによって、リアルタイム処理で処理するデータ量を低減させ、これによってデジタル処理装置の処理負担を低減する。 - 特許庁

The graphic processing unit 16 is composed so that various drawing objects arranged in the graphic plane are stored in the intermediate buffer 13B as the drawing data so as to extract the drawing data from the intermediate buffer 13B for each rectangular region after dividing a drawing region in the graphic plane occupied by the drawing data into a plurality of the rectangular regions that are not overlapped with each other.例文帳に追加

グラフィック処理ユニット１６はグラフィック平面内に配置される様々な描画オブジェクトを描画データとして中間バッファ１３Ｂに格納し、描画データによって占有されるグラフィック平面内の描画領域を互いに重複しない複数の矩形領域に区分し、描画データを各矩形領域毎に中間バッファ１３Ｂから抽出するように構成される。 - 特許庁

A phase adjustment circuit 31 gives a phase adjustment value Dp, a first number of stages correction value for correcting the delay time caused by the wiring from the first delay circuit 21 to the phase comparison circuit 22 of a master DLL circuit 11, and a second number of stages correction value for correcting the delay time caused by the input buffer circuit 33 and the output buffer circuit 34 of a slave DLL circuit 12.例文帳に追加

位相調整回路３１は、マスタＤＬＬ回路１１の第１遅延回路２１から位相比較回路２２までの配線によって生じる遅延時間を補正する第１段数補正値と、スレーブＤＬＬ回路１２の入力バッファ回路３３と出力バッファ回路３４によって生じる遅延時間を補正する第２段数補正値を位相調整値Ｄｐに付与する。 - 特許庁

The device is equipped with a line buffer section which stores the data inputted from the outside by each of the horizontal lines in synchronization with a horizontal synchronizing signal, at least one comparison section which compares the loads included in the horizontal lines stored into the line buffer section, and a data conversion section which corrects the data supplied to the horizontal lines by the load difference compared by the at least one comparison section.例文帳に追加

本発明は、外部から入力されるデータを水平同期信号に同期して水平ライン別に格納するラインバッファー部と、前記ラインバッファー部に格納された水平ラインに含まれたロードを比較する少なくとも一つの比較部と、前記少なくとも 一つの比較部により比較されたロード差により前記水平ラインに供給されるデータを補正するデータ変換部とを備える。 - 特許庁

This address buffer of a flash memory is provided with a buffer section buffering an external address, a code storing section storing a code selecting a memory sector of a flash memory, and a setting section outputting internal addresses IA17 and IA18 selecting a memory sector by a code outputted from the code storing section and by a sector selecting address in the external address.例文帳に追加

本発明に係るフラッシュメモリのアドレスバッファは、外部アドレスをバッファリングするバッファ部と、フラッシュメモリのメモリセクタを選択するコードを記憶するコード記憶部と、コード記憶部から出力されるコードと前記外部アドレス中のセクタ選択アドレスによってメモリセクタを選択する内部アドレスＩＡ１７及びＩＡ１８を出力する設定部とを備えることを特徴とする。 - 特許庁

A real-time computer subsystem includes an operation command data buffer 34, a robot operation module 32 linked to the data buffer 34 for calculating a position required for a mechanical joint of a robot by successively processing operation, and a dynamic control algorithm 38 in software communication with the operation module 32 to repeatedly calculate a required actuator activation signal 50/52 from a robot joint position feedback signal 44/46.例文帳に追加

リアルタイムコンピュータサブシステムは、動作コマンドデータバッファ３４と、動作を順次処理しロボットの機械ジョイントに必要な位置を計算するデータバッファ３４にリンクされたロボット動作モジュール３２と、動作モジュール３２とソフトウェア的に通信する、ロボットのジョイント位置フィードバック信号４４／４６から必要なアクチュエータ活動化信号５０／５２を繰り返し計算する動的な制御アルゴリズム３８とを含む。 - 特許庁

The data transfer apparatus 30 executes a reading process of reading each pixel data specified by the coordinate in the column direction and the coordinate in the row direction calculated by the CPU 20 from the image memory 10 to transfer the readout pixel data to the buffer memory 40, and a writing process of transferring the pixel data stored in the buffer memory 40 to the image memory 10 as the pixel data composing the second image.例文帳に追加

データ転送装置３０は、ＣＰＵ２０が計算した列方向の座標及び行方向の座標により特定される各画素データを画像メモリ１０から読み出してバッファメモリ４０に転送する読み出し処理と、バッファメモリ４０に格納された画素データを第２の画像を構成する画素データとして画像メモリ１０に転送する書き込み処理を行う。 - 特許庁

An image from a plurality of cameras 1190 is stored in each buffer memory 1202, and is transmitted to an image memory 1210 whose number is smaller than the number of the cameras at a higher speed than the storage speed to the buffer memory using a transfer circuit 1203.例文帳に追加

複数のカメラ１１９０からの画像を各バッファメモリ１２０２に格納し、上記カメラよりも少ない個数にてなる画像メモリ１２１０へバッファメモリへの格納速度より高速にて画像を転送回路１２０３で送出し、画像メモリと同数にてなるプロセッサ回路１２０５は画像メモリへの画像格納時以外の時間にて画像メモリに格納されている画像の画像処理を行うようにした。 - 特許庁

When the amount of the reception data in the reception buffer 102 is more than a prescribed amount, a PLL circuit configured by a voltage-controlled oscillator 110 or the like restores an audio clock signal on the basis of a master clock signal or the like received via a transmission line 910 and a reception read control circuit 103 reads data from the reception buffer 102 synchronously with the restored clock signal.例文帳に追加

受信バッファ１０２の受信データが所定量より多い場合は、伝送路９１０を介して入力されたマスタークロック信号等に基づいて、電圧制御発振器１１０等により構成されたＰＬＬ回路がオーディオクロック信号を復元し、受信リード制御回路１０３は復元されたクロック信号に同期して、受信バッファ１０２からデータを読み出す。 - 特許庁

The flash memory device includes a memory cell array comprising memory cells arranged in rows and columns, a page buffer circuit having a single latch structure and configured to read data from a selected memory cell in the memory cell array, and a controller controlling the page buffer circuit having the single latch structure so as to detect a memory cell in which electric charges loss is caused out of memory cells of the selected row.例文帳に追加

フラッシュメモリ装置は、行と列で配列されたメモリセルを含むメモリセルアレイと、前記メモリセルアレイの選択されたメモリセルからデータを読み出すように構成されたページバッファ回路と、前記選択された行のメモリセルのうち、電荷損失が生じたメモリセルを検出するように前記単一のラッチ構造を有する前記ページバッファ回路を制御する制御器と、を含む。 - 特許庁

Then, the output control part calculates delay time of output timing of the video images-sound of the respective hierarchies to other hierarchies based on scene detection signals of the respective hierarchies from the hierarchy scene detection part and time information in scene detection, and sets a buffer part of a hierarchy which is not delayed so as to increase a buffer amount equivalent to the calculated delay time.例文帳に追加

そして、出力制御部は、階層シーン検出部からの各階層のシーン検出信号とシーン検出時の時刻情報とに基づき、各階層の映像・音声の出力タイミングの他の階層に対する遅延時間を算出し、遅延していない階層のバッファ部に対して、算出した遅延時間に相当するバッファ量を増加させるように設定する。 - 特許庁

The method includes the steps of: storing a plurality of packets of an MPEG PES in a buffer; retrieving a stored packet from the buffer and parsing the retrieved packet to recover a time stamp; comparing the recovered time stamp to a time reference; and controlling decoding of data in the retrieved packet responsive to a result of the comparison of the recovered time stamp to the time reference.例文帳に追加

ＭＰＥＧ ＰＥＳの複数のパケットをバッファに貯蔵する段階と、バッファから貯蔵されたパケットを引き出す段階と、引き出されたパケットをパーシングしてタイムスタンプを復元する段階と、復元されたタイムスタンプと基準時間とを比較する段階と、復元されたタイムスタンプと基準時間の比較結果によって引き出されたパケットのデータをデコーディングすることを制御する段階とを含む。 - 特許庁

A signal compression means 100 applies compression processing to an input signal, a recording system signal processing means 210 applies prescribed recording system signal processing to the input signal after the compression, an output of the recording system signal processing means 210 is written in a buffer memory 140 at a prescribed time interval and the signal is read from the buffer memory 140 in an optional timing.例文帳に追加

入力信号に対し圧縮処理を信号圧縮手段１００で施し、圧縮後の入力信号に対し記録系信号処理手段２１０で所定の記録系信号処理を施し、記録系信号処理手段２１０の出力をバッファメモリ１４０に一定の時間間隔で書き込み、バッファメモリ１４０から任意のタイミングで読み出しを行う。 - 特許庁

The data transfer device 30 performs read processing for reading from the image memory 10 respective pixel data specified by the coordinates, in the column direction and in the row direction, calculated by the CPU 20 and transferring the read pixel data to a buffer memory 40, and write processing for transferring the pixel data stored in the buffer memory 40 to the image memory 10 as pixel data constituting the second image.例文帳に追加

データ転送装置３０は、ＣＰＵ２０が計算した列方向の座標及び行方向の座標により特定される各画素データを画像メモリ１０から読み出してバッファメモリ４０に転送する読み出し処理と、バッファメモリ４０に格納された画素データを第２の画像を構成する画素データとして画像メモリ１０に転送する書き込み処理を行う。 - 特許庁

When the sub CPU 212 determines that the control command is receivable (S1030: Yes), the sub CPU produces receivable data, or information expressing it (S1040), allows an output buffer 232 to store the receivable data, and constantly transmits them from the output buffer 232 to the main CPU 12 of the main board 100 via a communication line Cc.例文帳に追加

そして、サブＣＰＵ２１２は、制御コマンドを受信可能であると判定した場合には（Ｓ１０３０：Ｙｅｓ）、その旨を表す情報である受信可能データを生成し（Ｓ１０４０）、その受信可能データを、出力バッファ２３２に格納させると共に、出力バッファ２３２から通信線Ｃｃを介して主基板１００のメインＣＰＵ１２へ常時送信する（Ｓ１０５０）。 - 特許庁