「difference gate」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

Here, by allowing the molten resin injected from each gate to flow respectively in the height direction of the cavity, the difference in the thermal expansion coefficient and the shrinkage factor between a weld part and non-weld part is decreased, to prevent distortion of the seat surface, when it is molded, so that desired flatness can be ensured.例文帳に追加

この場合、各ゲートから注入された溶融樹脂がそれぞれキャビティの高さ方向に流れるため、ウエルド部と非ウエルド部との熱膨張率及び収縮率の差が小さくなり、成形時のシート面の歪みが防止され、所望の平面度を確保できる。 - 特許庁

The control signal is constituted by synthesis of an input signal and sampling threshold voltage, the control signal is constituted by synthesis of control circuit voltage and reference voltage, and voltage between a gate and a source is constituted based on difference voltage between the control signal and the input signal.例文帳に追加

制御信号は入力信号とサンプリング閾値電圧との合成で構成され、制御信号は制御回路電圧と基準電圧との合成で構成され、及びゲート・ソース間の電圧は制御信号と入力信号との差電圧で構成される。 - 特許庁

A semiconductor memory device is provided with a first gate electrode 105 which is formed in removed parts 102A of the active side and is surrounded by a device separating insulating film 102 which directly insulates it and forms difference in level and the height of which is equal to or smaller than that of the device separating insulating film 102 and a second gate electrode 107 which is further selectively formed on the first gate electrode 105.例文帳に追加

半導体記憶装置において、アクティブ側の一部１０２Ａが除去されるとともに、ゲート電極を直接絶縁する素子分離絶縁膜１０２と、前記アクティブ領域と前記素子分離絶縁膜１０２により形成される段差部分に埋設されるとともに、その高さが前記素子分離絶縁膜１０２の高さと同一以下に形成される第１のゲート電極１０５と、この第１のゲート電極１０５上に更に選択的に形成される第２のゲート電極１０７とを具備する。 - 特許庁

The operational amplifier 100 comprises a differential amplifier 110 having a differential transistor pair which is supplied with an input voltage and an output voltage to the gate and a current source transistor creating the sum of drain currents of the differential transistor pair and amplifying the difference between the input voltage and the output voltage, and a drive transistor having a gate controlled based on the voltage at the output node of the differential amplifier to create an output voltage.例文帳に追加

演算増幅器１００は、入力電圧及び出力電圧がゲートに供給される差動トランジスタ対と、差動トランジスタ対のドレイン電流の和を生成する電流源トランジスタとを有し、入力電圧及び出力電圧の差分を増幅する差動増幅器１１０と、差動増幅器の出力ノードの電圧に基づいてゲート制御され出力電圧として生成する駆動トランジスタとを含む。 - 特許庁

To provide a method for driving a display panel capable of removing a chromatic difference, and a flicker or cross-talk phenomenon caused by a gate signal line delay and a polarity inversion control signal generated between lines by inverting a polarity while shifting a polarity control signal in each line.例文帳に追加

ライン毎に極性制御信号をシフトさせ、かつ、極性を反転させることにより、ライン間に発生するゲート信号ライン遅延及び極性反転制御信号によるライン間色度差及びフリッカー、及び、クロストークが除去できる表示パネルの駆動方法を提供する。 - 特許庁

By thus taking the difference between the signals of the two MOS transistors T1, T2, an extraneous noise waveform induced by an extraneous electric field and magnetic field and a noise waveform intruding from the gate terminals, source terminals, and substrate terminals nearly coincide with each other in phase and intensity, thereby being canceled and removed.例文帳に追加

このように２つのＭＯＳトランジスタＴ１，Ｔ２の信号の差分を取れば、外部の電界、磁界により誘起される外来ノイズ波形と、ゲート端子、ソース端子、および基板端子から侵入するノイズ波形については位相、強度がほぼ一致しているためキャンセルされ、除去することができる。 - 特許庁

By a high resistor 8, a potential difference between the anode and gate of the PUT 6 also becomes almost V2d, the anode and cathode of the PUT 6 are turned ON and the route of the input terminal L1A, a resistor 7, the PUT 6, a diode 4, a resistor 5, an output terminal LIB and the fault point of the communication line is constituted.例文帳に追加

高抵抗８により、ＰＵＴ６のアノード、ゲート間の電位差もほぼＶ２ｄとなり、ＰＵＴ６のアノード、カソード間はＯＮし、入力端子Ｌ１Ａ、抵抗７、ＰＵＴ６、ダイオード４、抵抗５、出力端子Ｌ１Ｂ、通信線の障害点のルートが構成される。 - 特許庁

Two unidirectional rotary gates 2, 6 rotating always with the phase difference of 90° from each other are adjacently arranged in parallel with a passage of users to provide a two-wheeler gate with a function of a so-called unidirectional revolving door (reverse advance and a plurality of passing can be completely prevented).例文帳に追加

互いに常に９０度の位相差を持って回転する２台の一方向回転ゲート２、６を利用者の通路と平行に２台隣接して配置させ、いわゆる一方向回転扉（逆進や複数通過を完全に防止できる）の機能を二輪車用ゲートに持たせた。 - 特許庁

The current limit means 22 controls the potential Vn1 of the first node N1 to reduce a current Idr flowing through the first insulated gate field effect transistor 13 when the potential difference ΔV between the voltage input terminal 11 and the voltage output terminal 12 is larger than a reference value.例文帳に追加

電流制限手段２２は、電圧入力端子１１と電圧出力端子１２間の電位差ΔＶが基準値より大きいときに、第１絶縁ゲート電界効果トランジスタ１３に流れる電流Ｉｄｒを低減するように第１ノードＮ１の電位Ｖｎ１を制御する。 - 特許庁

To provide a semiconductor device which includes a MOSFET wherein the source and drain regions and the gate are formed of semiconductors of opposite conductivity, and which allows an easy control over the difference in threshold voltage between the said MOSFET and an ordinary MOSFET which makes a pair with the MOSFET even if the semiconductor device is reduced in size.例文帳に追加

ソース，ドレイン領域とゲートが互いに逆導電型の半導体で構成されるＭＯＳＦＥＴを含み、微細化されても、それと対をなす通常のＭＯＳＦＥＴとのしきい値電圧の差が制御し易い半導体装置及びその製造方法を提供する。 - 特許庁

The forward converter control circuit 17 forms a gate signal to ignite the thyristor 14a of the power rectifier 14 at a specified phase based on difference between a phase synchronized control signal and a forward converter control signal synchronized at a zero cross point of the synchronized signal removed of the harmonic wave noise.例文帳に追加

順変換器制御回路１７は、高調波ノイズが除去された同期信号のゼロクロス点に同期した位相同期制御信号と、順変換器制御信号との差に基づいて、順変換器１４のサイリスタ１４ａを規定の位相で点弧するゲート信号を生成する。 - 特許庁

In the method for evaluating the reliability of a nonvolatile semiconductor storage device, a first electric field Eox 1 of a tunnel film 4 in the case that a potential difference Vcg 0 between first gate substrates is applied during the time of the first time T1 is calculated in such a manner that the electric field polarity of the tunnel film 4 turns to a first polarity.例文帳に追加

不揮発性半導体記憶装置の信頼性評価方法は、トンネル膜４の電界極性が第１の極性になるように、第１の時間Ｔ１の間、第１のゲート基板間電位差Ｖｃｇ０を与えた場合におけるトンネル膜４の第１の電界Ｅｏｘ１を算出する。 - 特許庁

To inexpensively evade troubles that a runner lock pin for automatically cutting a gate through mold-opening is broken and damaged due to the slide defect cauded by the difference of the thermal expansion dependent on the mold temperature during molding to induce a mold crush or the like in a three-sheet structure type mold injection molding mold.例文帳に追加

３枚型構造のモールド射出成形金型において、ゲートを型開きにより自動切断を行うためのランナーロックピンが、成形時の金型温度による熱膨張差により摺動不良により折れ、破損し金型潰れ等によって引き起こされる不具合を低コストで回避させる。 - 特許庁

This constitution enables preventing of the occurrence of thermal break due to the switching loss of the FET for high voltage drive by reliably turning off the FET for high voltage drive as a result of a voltage difference between the gate sources of the FET for high voltage drive being checked by the forward voltage of the reflux diode.例文帳に追加

これにより、高電圧駆動用ＦＥＴのゲート−ソース間の電圧が還流ダイオードの順方向電圧に抑えられ、高電圧駆動用ＦＥＴが確実にオフして、高電圧駆動用ＦＥＴのスイッチング損失による熱破壊を防止することができる。 - 特許庁

A low resistance path is provided between the channels of the flash EPROM cell by the buried layer 500, thereby reducing the channel of the flash EPROM until erasure can be performed by giving the voltage (potential difference) between a gate line 28 and the substrate of the cell.例文帳に追加

フラッシュＥＰＲＯＭセルのチャネルは、埋込層が（５００）フラッシュＥＰＲＯＭセルのチャネル間に低抵抗経路を設けるのでゲートとセルの基板との間に電圧電位差を与えることによって消去が行なわれることを可能にするまでフラッシュＥＰＲＯＭのチャネルは低減される。 - 特許庁

The prescribed voltage VTG is set so that bit line potential difference after amplification is assumed to VDL and voltage of the control signal when a current of 1 μm is made to flow in a transistor used in the transfer gate is assumed to VT and 1/5×VDL+VT≤VTG≤1/2×VDL+VT is satisfied.例文帳に追加

所定の電圧ＶＴＧは、増幅後のビット線電位差をＶＤＬ、トランスファーゲートに使用されるトランジスタに１μｍの電流が流れるときの制御信号の電圧をＶＴとして、１／５×ＶＤＬ＋ＶＴ≦ＶＴＧ≦１／２×ＶＤＬ＋ＶＴ、となるようにする。 - 特許庁

In this hot-line insertion and extraction device 25 in the wireless presentation system, a difference between a current presentation screen and the last current presentation screen in a computer 23 is analyzed when the hot-line insertion and extraction device 25 is linked to the computer 23, and the update screen is transmitted to the wireless gate way 21 through the computer 23.例文帳に追加

ワイヤレス・プレゼンテーション・システムにおける活線挿抜装置２５において、活線挿抜装置２５がコンピュータ２３にリンクする時、このコンピュータ２３の現在のプレゼンテーション画面とこの一つ前のプレゼンテーション画面の差異を分析し、コンピュータ２３を通じて更新画面をワイヤレスゲートウェイ２１へ伝送する。 - 特許庁

Following relation is set among cell well voltage Vsub, gate voltage Vg, source voltage Vs, and drain voltage Vd; Vsub≥Vg>Vs>Vd, so that Vg-Vd becomes larger than a potential difference generated by the tunnel current between bands, and Vsub-Vd becomes equal to or larger than the barrier potential of a tunnel insulating film.例文帳に追加

セルウェル電圧Ｖｓｕｂ、ゲート電圧Ｖｇ、ソース電圧Ｖｓ、ドレイン電圧Ｖｄの関係をＶｓｕｂ≧Ｖｇ＞Ｖｓ＞Ｖｄとし、Ｖｇ−Ｖｄがバント間トンネル電流の発生電位差以上となり、且つ、Ｖｓｕｂ−Ｖｄがトンネル絶縁膜の障壁電位と比べてほぼ同等以上となるようにする。 - 特許庁

The display driving circuit comprises an output MOSFET for forming the display voltage, a sense MOSFET of which the gate and source are connected to the output MOSFET, and a current sense circuit for extracting a difference between a drain current of the sense MOSFET and a prescribed current.例文帳に追加

上記表示駆動回路は、上記表示電圧を形成する出力ＭＯＳＦＥＴと、上記出力ＭＯＳＦＥＴとゲート及びソースが接続されたセンスＭＯＳＦＥＴと、上記センスＭＯＳＦＥＴのドレイン電流と所定の基準電流との差分を取り出す電流センス回路とを有する。 - 特許庁

A bias scanner 8 switches the potential of a bias line BS before the correcting operation to apply a coupling voltage to the source S of the drive transistor Trd via the auxiliary capacitor Csub, and then performs initialization so that the potential difference between the gate G and source S of the drive transistor Trd becomes larger than the threshold voltage Vth.例文帳に追加

バイアススキャナ８は、補正動作の前にバイアス線ＢＳの電位を切り換えて補助容量Ｃｓｕｂを介してカップリング電圧をドライブトランジスタＴｒｄのソースＳに加え、以ってドライブトランジスタＴｒｄのゲートＧとソースＳの電位差を閾電圧Ｖｔｈよリ大きくなる様に初期化する。 - 特許庁

A BGR (band gap reference) type current generation circuit 100 uses a difference in voltage generated between the gate and the source of PMOS transistors 106 and 107 to adjust current flowing in a first current path and a second current path from a first node to a second node to a predetermined reference current.例文帳に追加

ＢＧＲ型電流発生回路１００は、ＰＭＯＳトランジスタ１０６、１０７のゲート・ソース間に生じる電圧の差を利用して、第１のノードから第２のノードに至る第１の電流経路と第２の電流経路とに流れる電流をそれぞれ所定の基準電流にする。 - 特許庁

Since no drain current flows before the adjustment, the current of the amplifier field effect transistors 1, 2 is measured respectively based on a difference between the drain currents before and after the adjustment by adjusting the amplifier field effect transistors 1, 2 sequentially, the gate voltage is adjusted.例文帳に追加

調整前には、ドレイン電流が流れない状態にあるので、増幅用電界効果トランジスタ１、２を順番に調整していけば、調整前後のドレイン電流の差より、それぞれの増幅用電界効果トランジスタ１、２の電流の測定ができ、ゲート電圧の調整が可能になる。 - 特許庁

The control circuit 83 compares the voltage with the reference voltage Vref set inside, while sampling the sampling voltage Vs, and outputs a control signal in accordance with the difference from the reference voltage Vref to the variable voltage source 71b to which the gate voltage of FET 71c is supplied.例文帳に追加

制御回路８３はサンプリング電圧Ｖｓをサンプリングしつつ、この電圧と内部に設定されている基準電圧Ｖｒｅｆとを比較し、この基準電圧Ｖｒｅｆとの差に応じた制御信号をＦＥＴ７１ｃのゲート電圧を供給する可変電圧源７１ｂに出力する。 - 特許庁

The slippage of the gate signal timing of individual semiconductor switching elements connected in series is suppressed with magnetic coupling means, and a voltage unbalance caused by a difference in element property such as a tail current property, etc. is suppressed by adding a means for adjusting the charge time of input capacity, based on the element voltage at turn on.例文帳に追加

直列接続した各半導体スイッチング素子のゲート信号タイミングのズレは磁気結合手段で抑制し、テイル電流特性などの素子特性の違いに起因する電圧アンバランスはターンオン時の素子電圧に基づいて入力容量の充電時間を調整する手段を付加することにより抑制する。 - 特許庁

To increase a gate potential difference at least in a part of transistors 20, 24, 26 and 30 in the cross coupling type sensing circuit 48, the multistage pull-down circuit 50 accelerates the latching process of the cross coupling type sensing circuit 48 by quickly pulling the same to a ground potential or lower.例文帳に追加

多段のプルダウン回路５０は、交差結合型感知回路４８内のトランジスタ２０、２４、２６及び３０の少なくとも一部におけるゲート電位差を高めるため、交差結合型感知回路４８をグラウンド以下の電位へと迅速に引くことにより、交差結合型感知回路４８のラッチのプロセスを加速する。 - 特許庁

In the inverter circuit composed of 3Tr2C, transistors Tr1 and Tr3 are provided between the gate of the transistor Tr2 and a low voltage line L1 and between the source of the transistor Tr2 and the low voltage line L1, the transistors Tr1 and Tr3 operating according to a potential difference between the voltages of an input voltage Vin and the low voltage line L1.例文帳に追加

３Ｔｒ２Ｃで構成されるインバータ回路において、トランジスタＴｒ２のゲートと低電圧線Ｌ１との間、さらにトランジスタＴｒ２のソースと低電圧線Ｌ１との間に、入力電圧Ｖｉｎと低電圧線Ｌ１の電圧との電位差に応じてオンオフ動作するトランジスタＴｒ１，Ｔｒ２が設けられている。 - 特許庁

As a result, variations in the time difference caused by variations in the head gap interval are accurately measured and the timing of a write gate when the data are recorded on a magnetic disk is compensated for each head, thus recording the data at a desired physical position regardless of the variations in the head gap interval, increasing format efficiency, and achieving mass storage.例文帳に追加

これによって、ヘッドギャップ間隔のばらつきにより生じる時間差のばらつきを精度良く計測し、磁気ディスクへデータを記録するときのライトゲートのタイミングをヘッド毎に補償して、ヘッドギャップ間隔のばらつきによらず所望の物理位置にデータを記録でき、フォーマット効率を向上し、大容量記録を可能とする。 - 特許庁

A high dielectric gate insulation film 3 comprising an oxide 3b and dotted oxides 3a which are surrounded by the oxide 3b and each of which has a narrower bandgap than that of the oxide 3b is formed on a semiconductor substrate 2, and the electrons are accumulated in a local potential minimum generated by the difference between the bandgap of the oxide 3a and that of the oxide 3b.例文帳に追加

半導体基板２上に、酸化物３ｂと、酸化物３ｂに囲まれた酸化物３ｂよりバンドギャップが小さいドット状の酸化物３ａとから構成される高誘電ゲート絶縁膜３を形成し、酸化物３ａと酸化物３ｂのバンドギャップ差に起因して生じるローカルポテンシャルミニマムに電子を蓄積する。 - 特許庁

In forming the mask patterns to be used for the ordinary exposure, the sizes of the light shielding patterns (gate electrodes) on a mask for the ordinary exposure superposed on the positions corresponding to the fine patterns on the mask for the high-resolution exposure are changed in the direction of reducing the line width difference after the resolution which occurs according to the crude density of the fine patterns.例文帳に追加

その通常露光に用いるマスクパターンの生成に際し、高解像度露光用マスク上の微細パターンに対応した位置に重ねられる当該通常露光用マスク上の遮光パターン（ゲート電極）のサイズを、微細パターンの疎密性に応じて生じる解像後の線幅格差を縮小する方向に変化させる。 - 特許庁

The pixel circuit 2 has a transistor Tr5 for compensation, operates in a compensation period set prior to a sampling period, energizes a capacity part Cs2, shields energization after resetting potential held by the capacity part Cs2 and detects potential difference which appears between a source S and a gate G of the drive transistor Tr2.例文帳に追加

画素回路２は補正用トランジスタＴｒ５を備えており、サンプリング期間に先行して設定された補正期間に動作し、容量部Ｃｓ２に通電して容量部Ｃｓ２が保持していた電位をリセットした後通電を遮断しドライブトランジスタＴｒ２のソースＳとゲートＧ間に現れる電位差を検出する。 - 特許庁

The pixel circuit 2 has a transistor Tr5 for compensation, operates in a compensation period set prior to a sampling period, energizes capacity parts Cs1, Cs2, shields energization after resetting potential held by the capacity parts and detects potential difference which appears between a source S and a gate G of the drive transistor Tr2.例文帳に追加

画素回路２は補正用トランジスタＴｒ５を備えており、サンプリング期間に先行して設定された補正期間に動作し、容量部Ｃｓ１，Ｃｓ２に通電して容量部が保持していた電位をリセットした後通電を遮断しドライブトランジスタＴｒ２のソースＳとゲートＧ間に現れる電位差を検出する。 - 特許庁

Besides, a work function ΦMp of a gate electrode 7 of pMOS is made into value between the added result of the electron affinity χs of silicon and a band gap energy Eg of silicon and the energy difference Φi of the intrinsic Fermi level εi of silicon and the vacuum level of silicon, namely, set so as to establish the relation of Φi<ΦMp<χs+Eg.例文帳に追加

また、ｐＭＯＳのゲート電極７の仕事関数ΦＭｐを、シリコンの電子親和力χsとシリコンのバンドギャップエネルギーＥgとを加えたものと、シリコンの真性フェルミ準位εｉとシリコンの真空準位とのエネルギー差Φｉとの間の値、すなわち、Φｉ＜ΦＭｐ＜χｓ＋Ｅｇの関係が成り立つように設定する。 - 特許庁

By configuring such that the phase distortion from the increase of the input signal power S1 and a phase change from the change of the gate voltage Vg is offset, the phase difference between input and output (θ2-θ1) is to be in linear direction, resulting in the improvement of the phase distortion from the increase of the input signal power S1.例文帳に追加

入力信号電力Ｓ１の増加に伴う位相歪とゲート電圧Ｖｇの変化に伴う位相変化が相殺されるように構成することにより、入出力の位相差（θ２−θ１）が線形の方向となるので、入力信号電力Ｓ１の増加に伴う位相歪が改善される。 - 特許庁

A side wall 119A is left on the side wall of an opening part by ansotropically etching (RIE) a TEOS silicon oxidation film 117, a spacer 119B is formed on a level difference part between the gate part of a MOS transistor and a Poly-Si film, and further the Poly-Si film 120 is accumulated on the whole face.例文帳に追加

ＴＥＯＳシリコン酸化膜１１７を異方性にエッチング（ＲＩＥ）することにより、開口部の側壁にサイドウォール１１９Ａを残すように、また、ＭＯＳトランジスタのゲート部とＰｏｌｙ−Ｓｉ膜との段差部にスペーサ１１９Ｂの形成を行い、さらに全面にＰｏｌｙ−Ｓｉ膜１２０を堆積させる。 - 特許庁

The fuel cell system having the liquid volume detecting function is constituted with an electric pulse signal generating means 11, two resistors 13, 14, a difference gate 15, a pulse time measuring means 12, and an electrode 10 arranged so as to be shut off from the solution inside the tank with an insulator having an electrostatic capacity component.例文帳に追加

電気的パルス信号発生手段１１と、二つの抵抗器１３、１４と、排他的論理和ゲート１５と、パルス時間測定手段１２と、静電容量成分を持つ絶縁体によってタンク内の溶液と遮断されるように配置された電極１０によって構成した液量検知機能を有する燃料電池システム。 - 特許庁

The semiconductor device is also provided with at least a MOS transistor of one type which is normally off by setting the thickness of the SOI layer to have the thickness of a depletion layer due to the work function difference between the gate electrode and the SOI layer larger than the thickness of the SOI layer.例文帳に追加

ＳＯＩ基板上に設けた半導体層（ＳＯＩ層）と、前記ＳＯＩ層上に設けられたゲート電極とを備え、前記ゲート電極と前記ＳＯＩ層の仕事関数差による空乏層の厚さが前記ＳＯＩ層の膜厚より大きくなるように、前記ＳＯＩ層の膜厚を設定してノーマリオフとしたＭＯＳトランジスタを少なくとも一種類、備える。 - 特許庁

This correction circuit consists of a phase voltage command output circuit, a switching element on-voltage output circuit, a current does discriminating circuit, a circuit for outputting a correction voltage value with the current code and switching element turned on, and a circuit of outputting a difference between the phase voltage command and the correction voltage as a correction phase voltage command to control the gate of the three-phase PWM converter.例文帳に追加

相電圧指令出力回路と、スイッチング素子ON電圧出力回路と、電流符号判別回路と、電流符号とスイッチング素子ONより補正電圧値を出力する回路と、相電圧指令と補正電圧値の差を補正相電圧指令として出力する回路で構成し、３相PWM変換器のゲートを制御する。 - 特許庁

To provide a liquid crystal device capable of reducing a difference between a writing time for a voltage in a H (high) level to a pixel electrode and a writing time for a voltage in an L (low) level even when a transfer gate is used as a pixel switching circuit upon employing a digital driving system, and to provide electronic equipment and a projection type display device including the liquid crystal device.例文帳に追加

デジタル駆動方式を採用するにあたって、画素スイッチング回路としてトランスファーゲートを用いた場合でも、画素電極に対するＨレベルの電圧書き込み時間とＬレベルの電圧書き込み時間との差を短縮することのできる液晶装置、並びに当該液晶装置を備えた電子機器および投射型表示装置を提供すること。 - 特許庁

The gate voltage generation circuit 15 generates the voltage V1 by performing feedback control in such a manner that the difference between the bit line precharge voltage VHB and the voltage V1 coincides with the threshold voltage of a second PMOS transistor TP2 while the prescribed current flows to the second PMOS transistor TP2 having the same process and operation characteristics as those of the PMOS transistor TP1.例文帳に追加

ゲート電圧発生回路１５は、ＰＭＯＳトランジスタＴＰ１とプロセス及び動作特性が同一の第２のＰＭＯＳトランジスタに所定の電流を流した状態で、ビット線プリチャージ電圧ＶＨＢと電圧Ｖ１の差が第２のＰＭＯＳトランジスタのしきい値電圧に一致するようにフィードバック制御を行って電圧Ｖ１を発生する。 - 特許庁

At the time of laminating a plurality of layers on a semi- insulation substrate and forming a mesa region and the other regions by mesa etching, by selectively stopping the regions other than the mesa region to be etched at the layer of a slow etching speed, a level difference between a mesa step upper part and a mesa step lower part is suppressed and disconnection and narrowing of the gate electrode are prevented.例文帳に追加

半絶縁性基板上に複数の層を積層して、メサエッチングによってメサ領域とメサ領域以外の領域とを形成するときに、エッチングされるメサ領域以外の領域がエッチング速度の遅い層で選択停止することにより、メサ段差上部とメサ段差下部との段差を抑えてゲート電極の断線と狭小化を防止する。 - 特許庁

Thus, when environment conditions (temperature) change, a boosted voltage to be applied to the transfer transistor for reducing an afterimage and a negative voltage for preventing the increase of a white point due to dark currents can be controlled so that a potential difference can be made almost equal, and the afterimage and white point of the pixel can be optimized without increasing any stress on a gate oxide film.例文帳に追加

これにより、環境条件（温度）が変化した際に、残像を少なくするための転送トランジスタに印加する昇圧電圧と、暗電流による白点の増加を防ぐ負電圧を、電位差がほぼ等しくなるように制御することができ、ゲート酸化膜へのストレスを増やすことなく、画素の残像、白点の最適化を行うことができる。 - 特許庁

One layer is formed by plural times of exposure including high- resolution exposure using plural fine patterns (gate finger parts) and plural phase shift patterns (shifters) which are respectively arranged on both sides in the fine line width direction of the fine patterns and negate the interference of light by the phase difference of the light passing the same and ordinary exposure exclusive of the fine pattern points.例文帳に追加

複数の微細パターン（ゲートフィンガ部）と、当該微細パターンの微細線幅方向両側にそれぞれ配置され、透過する光の位相差により光の干渉を打ち消す複数の位相シフトパターン（シフタ）と用いた高解像度露光と、微細パターン箇所以外の通常露光とを含む複数回露光により一つの層を形成する。 - 特許庁

The capacitor element C and the switching elements operate so that, when a current is supplied from the drive circuit 11 to the OLED, a voltage difference between the gate terminal and the source terminal of the D-TFT is a sum of the threshold voltage of the driving transistor and a voltage determined from the voltage of the drain terminal of the driving transistor and the control voltage during a current setting period.例文帳に追加

容量素子Ｃと複数のスイッチ素子は、駆動回路１１がＯＬＥＤへ電流を供給する時に、Ｄ−ＴＦＴのゲート端子とソース端子との電圧差を、駆動用トランジスタの電流設定期間におけるドレイン端子の電圧とデータ線から供給される制御電圧とから決定される電圧と、駆動用トランジスタのしきい値電圧とを加えた電圧とする。 - 特許庁

A switch circuit 324 which outputs High-level potential to a dead time control terminal (DTC terminal) of a control circuit 302 for supplying a control signal in response to the switching of a polarity switching signal is arranged at a gate of a switching FET 304 which switches the primary side of a transformer 305 of a negative voltage generation circuit 303 which generates a relatively large potential difference.例文帳に追加

相対的に大きな電位差を発生する負電圧発生回路３０３のトランス３０５の一次側をスイッチングするスイッチング用ＦＥＴ３０４のゲートに制御信号を供給する制御回路３０２のデットタイムコントロール端子（ＤＴＣ端子）に、極性切換信号の切換に応答して、Ｈｉｇｈレベル電位を出力するスイッチ回路３２４を配置する。 - 特許庁

Since incident ion charges escape through the first and second P-type diffusion layers 7 and 11 at dry etching for the formation of the metal wirings, charge up will not take place on the first and second gate electrodes 4 and 6 or the characteristics will not become unbalanced by charge up and thereby no difference appears in the characteristics between transistors.例文帳に追加

上記構成をとることにより金属配線を形成する時のドライエッチングを行っても、入射イオン電荷が第一のＰ型拡散層７および第二のＰ型拡散層１１を通じて逃れるので第一のゲート電極４と第二のゲート電極６がチャージアップしない、あるいはチャージアップしてもアンバランスが生じないためトランジスタ間の特性に差が発生しない。 - 特許庁