「p- type」に関連した英語例文の一覧と使い方(176ページ目) - Weblio英語例文検索

The iron based rare earth magnetic material includes Th_2Zn_17 type crystal structure or a ferromagnetic phase having Th_2Ni_17 type crystal structure wherein the ferromagnetic phase contains 0.5-10 atm% of element M (M is at least one kind selected from a group of P, As, Se and Bi).例文帳に追加

本発明の鉄基希土類磁性材料は、Ｔｈ_2Ｚｎ_17型結晶構造またはＴｈ_2Ｎｉ_17型結晶構造を有する強磁性相を含む鉄基希土類磁性材料であって、前記強磁性相が０．５原子％超１０原子％以下の元素Ｍ（Ｍは、Ｐ、Ａｓ、Ｓｅ、およびＢｉからなる群から選択された少なくとも１種）を含んでいる。 - 特許庁

By making the vapor of the radical polymerization type ultraviolet-curing liquid filling the box body 114, it is possible to prevent the surface of the liquid droplets of the radical polymerization type ultraviolet-curing liquid delivered on a sheet material P by a recording head 10 from rapidly vaporizing, and it is thereby possible to improve the surface smoothness of the liquid droplets.例文帳に追加

このように、ラジカル重合型紫外線硬化液体の蒸気を筐体１１４内に充満させることで、記録ヘッド１０によってシート材Ｐに吐出されたラジカル重合型紫外線硬化液体の液滴の表面が急速に蒸発するのを防止することができ、これにより、液滴の表面平滑性を向上させることができる。 - 特許庁

A solid-state image pickup device 2 comprises a plurality of photoelectric transducer elements 106 which are arranged in proximity to each other on a silicon semiconductor substrate 104, with each photoelectric transducer element 106 comprising a p-type region 115 and an n-type region 116 which are locally deposited in layers on the surface of the semiconductor substrate 104.例文帳に追加

固体撮像素子２は、シリコンから成る半導体基板１０４上に相互に近接して配列された複数の光電変換素子１０６を備え、各光電変換素子１０６は半導体基板１０４の表面部に局所的に積層されたｐ型領域１１５およびｎ型領域１１６を含んで構成されている。 - 特許庁

The silicon photovoltaic device 10 having a metal oxide transparent electrode layer 2, a crystalline p-type semiconductor layer 3, a microcrystal photoelectric conversion layer 4 intrinsical substantially, a crystalline n-type semiconductor layer 5, and a rear surface electrode layer 6 contacting in order on a translucent substrate 1 is thermally treated in the atmosphere with oxygen partial pressure of ≤133 Pa.例文帳に追加

透光性基板１上に、金属酸化物透明電極層２、結晶質ｐ型半導体層３、実質的に真性な微結晶型光電変換層４、結晶質ｎ型半導体層５及び裏面電極層６が順に接するシリコン光起電力素子１０において、酸素分圧１３３Ｐａ以下の雰囲気中で熱処理されている。 - 特許庁

A light-emitting diode contains n-type or p-type laminated gallium nitride compound semiconductor light-emitting elements; and fluorescent paints or fluorescent pigments that emit the visible light of wavelength longer than excitation wavelength through excitation, by the visible light emitted from the above gallium nitride compound semiconductor light-emitting elements to compensate the colors of the above gallium nitride compound semiconductor light-emitting elements.例文帳に追加

発光ダイオードは、ｎ型及びｐ型に積層されてなる窒化ガリウム系化合物半導体発光素子と、前記窒化ガリウム系化合物半導体発光素子からの可視光により励起されて、励起波長よりも長波長の可視光を出して前記窒化ガリウム系化合物半導体発光素子の色補正をする蛍光染料又は蛍光顔料とを有する。 - 特許庁

Output potential variation occurring instantaneously upon turning off the switch is suppressed and a penetration voltage can be brought substantially to zero when a switch comprising n-type and p-type field effect transistors is turned off by applying a voltage Vin-Vdd/2 to the back gate electrode, where Vin is the input voltage of the complementary switch circuit and Vdd is a power supply voltage.例文帳に追加

相補型スイッチ回路の入力電圧をＶｉｎとし、電源電圧をＶｄｄとした場合、Ｖｉｎ−Ｖｄｄ／２の電圧をこのバックゲート電極に印加することにより、スイッチが切れる瞬間に生じる出力電位変動を低減して、ｎ型とｐ型の電界効果トランジスタのスイッチのオフ時の突き抜け電圧をほぼ０にすることができる。 - 特許庁

In the manufacturing method of the carbon nanotube sensor, the work functions of the semiconductor carbon nanotube material 2 and a metal are respectively measured under a measuring gas atmosphere and compared with the work function of the metal corresponding to a p-type or an n-type to select the semiconductor carbon nanotube material 2 large or small in work function and the semiconductor carbon nanotube material 2 is crosslinked between the metal electrodes.例文帳に追加

また、その製造方法は、半導体カーボンナノチューブ材料２と金属の仕事関数を測定ガス雰囲気下でそれぞれ測定し、ｐ型又はｎ型に応じて金属の仕事関数と比較して仕事関数の大きな又は小さな半導体カーボンナノチューブ材料２を選び、この金属電極間に架橋することを特徴とする。 - 特許庁

A storage MISFET comprises a high resistance SiC layer 102 epitaxially grown on a SiC wafer 101, a P-type well region 103, an n-type storage channel layer 104 having a multiple δ dope layer formed on the surface region of the region 103, a contact region 105, a gate insulation film 108, and a gate electrode 110.例文帳に追加

蓄積型ＭＩＳＦＥＴは、ＳｉＣ基板１０１上にエピタキシャル成長された高抵抗ＳｉＣ層１０２と、ｐ型ウェル領域１０３と、ｐ型ウェル領域１０３の表面領域に形成された多重δドープ層を有するｎ型の蓄積チャネル層１０４と、コンタクト領域１０５と、ゲート絶縁膜１０８と、ゲート電極１１０とを備えている。 - 特許庁

A P type semiconductor and an N type semiconductor are formed in a sheet form by mixing metals by a prescribed component ratio, the sheets are cut by a prescribed thermoelectric element specification, sheets 101 of the same material which are made of the metals mixed by the prescribed component ratio and then cut are laminated, the laminated sheets are crimped to generate a final thermoelectric element 100.例文帳に追加

金属を予め決められた成分比で混合してＰ型半導体またはＮ型半導体をシート形態で形成し、該シートを予め決められた熱電素子スペックによってカットし、予め決められた成分比で混合されてカットされた同一材料のシート１０１を積層し、該積層されたシートを圧着して最終熱電素子１００を生成する。 - 特許庁

In this manufacturing method for obtaining the semiconductor device, a low-resistance region in an N-type polycrystalline silicon resistor is formed simultaneously by a process for forming the source and drain of an NMOS transistor, and the low-resistance region in the P-type polycrystalline silicon resistor is formed simultaneously by a process for forming the source and drain of a PMOS transistor region.例文帳に追加

これを得る製造方法においては、ＮＭＯＳトランジスタのソース、ドレインを形成する工程で同時にＮ型多結晶シリコン抵抗体内の低抵抗領域を形成し、また、ＰＭＯＳトランジスタ領域のソース、ドレインを形成する工程で同時にＰ型多結晶シリコン抵抗体内の低抵抗領域を形成するようにした。 - 特許庁

An inverted pendulum type two-wheel vehicle 1 includes: two wheels 2; a driving source generating driving power to rotate the wheels 2; a control part controlling the driving source so as to run while maintaining the inverted pendulum type posture; and a human power transmission mechanism transmitting human power generated by the motion of a driver P to the wheels 2.例文帳に追加

本発明に係る倒立振り子型二輪車１は、２つの車輪２と、車輪２を回転させる駆動力を発生させる駆動源と、倒立振り子型の姿勢を維持して走行可能なように駆動源を制御する制御部と、運転者Ｐの動作により発生する人力を車輪２に伝達する人力伝達機構とを備えるものである。 - 特許庁

Namely, in a nitride gallium light-emitting device, there are provided: the graphite strip 2 used as one electrode; an active layer put between an n-type gallium nitride semiconductor layer 3 and a p-type gallium nitride semiconductor layer 5 on a part or the whole of a front surface of the graphite strip; and a partial electrode 6 used as the other electrode in an outermost semiconductor layer.例文帳に追加

すなわち、窒化ガリウム系発光素子において、一方の電極となるグラファイトストリップと、該グラファイトストリップの表面の一部又は全面に、ｎ型窒化ガリウム半導体層とｐ型窒化ガリウム半導体層に挟まれた活性層と、前記最外層の半導体層に他方の電極となる部分電極と、を設けた線状発光素子である。 - 特許庁

In a method of manufacturing a semiconductor device, when forming source and drain regions of a MOS transistor having LDD structure, after forming a gate electrode 103 on a p-type silicon substrate 101 via a gate insulation film 102, ion injection is performed with the gate electrode 103 and the like being an ion injection mask, and an n-type low concentration impurity region 106 is formed by thermal treatment.例文帳に追加

ＬＤＤ構造を有するＭＯＳトランジスタのソース・ドレイン領域の形成において、Ｐ型シリコン基板１０１上にゲート絶縁膜１０２を介して、ゲート電極１０３を形成後、ゲート電極１０３等をイオン注入マスクとして、イオン注入を行い、さらに熱処理によって、ｎ−低濃度不純物領域１０６を形成する。 - 特許庁

With the power generator of such a structure, power can be obtained by the Seebeck effect as the P-type thermoelectric conversion member and the N-type thermoelectric conversion member jointed to the cell main body generating power at a temperature higher than the generation starting temperature serve as a thermocouple, so that a higher power generation efficiency is realized.例文帳に追加

かかる構成を有する発電装置では、セル本体による発電に加え、発電開始温度以上の温度で発電を行うセル本体に接合されたＰ型熱電変換部材とＮ型熱電変換部材とが熱電対となって（２次発電手段）、ゼーベック効果で電力を得ることができるから、より高い発電効率を実現できる。 - 特許庁

The thermoelectric conversion device comprises a plurality of cascade semiconductor elements each consisting of at least two p-type semiconductor elements Ph, Pc and n-type semiconductor elements Nh, Nc connected alternately in cascade, and opposing heat exchange substrates 1, 2 juxtaposed on the opposing surfaces such that the opposite ends of adjoining cascade semiconductor elements become different types of semiconductor element.例文帳に追加

熱電変換装置は、少なくとも２個のＰ型半導体素子Ｐｈ，Ｐｃ及びＮ型半導体素子Ｎｈ，Ｎｃを交互にカスケード接続してなる複数のカスケード半導体素子と、隣接するカスケード半導体素子同士の両端が異なる型の半導体素子となるように対向面に並設した対向する熱交換基板１，２を備える。 - 特許庁

In n-type embedded well DNW of a semiconductor substrate 1S in a formation region of a flash memory, p-type wells HPW1-HPW3 are provided while separated from one another, and further a capacitor C, a data writing/erasing capacitor CWE and a data reading-out MIS-FETQR are arranged in the wells HPW1-HPW3, respectively.例文帳に追加

フラッシュメモリの形成領域の半導体基板１Ｓのｎ型の埋込ウエルＤＮＷ内にｐ型のウエルＨＰＷ１〜ＨＰＷ３を互いに分離した状態で設け、そのウエルＨＰＷ１〜ＨＰＷ３にそれぞれ容量部Ｃ、データ書き込み・消去用の容量部ＣＷＥおよびデータ読み出し用のＭＩＳ・ＦＥＴＱＲを配置した。 - 特許庁

A semiconductor device comprises: a substrate that has an uneven structure on its primary surface; a nitride layer of at least either of polycrystal and non-crystal that is formed on the entire primary surface and in which at least either of a p-type impurity and an n-type impurity is doped; and a nitride semiconductor layer that is provided on the nitride layer.例文帳に追加

実施形態に係る半導体装置は、主面上に凹凸構造が設けられた基板と、前記主面の全面に設けられ、ｐ型不純物およびｎ型不純物の少なくともいずれかがドープされた、多結晶および非晶質の少なくともいずれかである窒化物層と、前記窒化物層の上に設けられた窒化物半導体層と、を備える。 - 特許庁

Further, even when introduction conditions of the n type or p type impurities and heating conditions of a semiconductor substrate 1 in well formation are predetermined, the reverse withstand voltage of the diode can optionally be set by adjusting the interval of the border area Ad, so the diode can be formed by using the well forming stage in an ordinary CMOS process.例文帳に追加

またｎ型およびｐ型の不純物の導入条件や、ウェル形成時における半導体基板１の加熱条件が予め決まっている場合でも、境界領域Ａｄの間隔を調節することでダイオードの逆方向耐電圧を任意に設定できるので、通常のＣＭＯＳプロセスでのウェル形成工程を用いてダイオードを形成できる。 - 特許庁

The metal having the work function lower than that of Ni is contained in the gate electrode 31a and the metal having the work function higher than that of Ni is contained in the gate electrode 31b whereby a threshold voltage can be lowered in both of the n-channel type MISFET 30a and the p-channel type MISFET 30b.例文帳に追加

ゲート電極３１ａにＮｉの仕事関数よりも低い仕事関数を有する金属を含有させ、ゲート電極３１ｂにＮｉの仕事関数よりも高い仕事関数を有する金属を含有させることで、ｎチャネル型ＭＩＳＦＥＴ３０ａとｐチャネル型ＭＩＳＦＥＴ３０ｂの両方で低しきい値電圧化が可能になる。 - 特許庁

A plurality of electrodes 2 are arranged on the opposing surfaces of first and second substrates 6, 7 that are arranged opposingly via an interval each other in upper and lower directions, and a plurality of p-type and n-type thermoelectric conversion elements 5 (5a, 5b) arranged via an interval each other between the first and second substrates 6, 7 are connected via the corresponding electrode.例文帳に追加

上下に互いに間隔を介して対向配置された第１と第２の基板６，７の対向表面に複数の電極２を互いに間隔を介して配設し、第１と第２の基板６，７の間に互いに間隔を介して配置されたＰ型とＮ型の複数の熱電変換素子５（５ａ，５ｂ）を対応する電極を介して接続する。 - 特許庁

The thermoelectric conversion unit 1 in which a plurality of P type thermoelectric elements 11p and a plurality of N type thermoelectric elements 11n are connected electrically and alternately by an upper electrode 7 and a lower electrode 8 provided with thin planar bases 15 and 17 and pin-like members 16 and 18 extending in the vertical direction therefrom.例文帳に追加

複数のＰ型熱電素子１１ｐおよび複数のＮ型熱電素子１１ｎを、薄板状のベース部１５および１７と、そこから垂直方向に延びたピン状の部材１６および１８とをそれぞれ備えた上側電極７および下側電極８により交互に電気的に直列に接続した熱電変換ユニット１を提供する。 - 特許庁

An n-type GaAs light absorbing layer 1 where an opening 2 is provided at the center of a waveguide, is inserted between a p-type DBR layer 17 and a spacer 16 of the surface light-emitting semiconductor laser, as a light receiving part, and a PD electrode 23 for taking out electrons generated in the light absorbing layer 1 is formed on the light absorbing layer 1.例文帳に追加

面発光型半導体レーザのｐ型ＤＢＲ層１７とスペーサ層１６との間に、導波路中心に開口部２が設けられたｎ型ＧａＡｓ光吸収層１を受光部として挿入し、この光吸収層１内に発生した電子を取り出すためのＰＤ電極２３を光吸収層１の上に形成する。 - 特許庁

The light emitting diode comprises a metal oxide semiconductor having a protruding form with a circle-equivalent cross section diameter of 0.01-10,000 μm and a length of 0.1 μm or more and a metal compound semiconductor for coating the metal oxide semiconductor having the protruding form, wherein one of the semiconductors is of a p-type and the other is of an n-type.例文帳に追加

断面の円換算径０．０１〜１００００μｍ、かつ長さ０．１μｍ以上である突起形状を有する金属酸化物半導体と、突起形状を有する金属酸化物半導体を被覆する金属化合物半導体からなり、いずれか一方がｐ型、他の一方がｎ型であることを特徴とする発光ダイオード。 - 特許庁

The gate electrode of the 1st MOS transistor M1 is formed with polycrystalline silicon including p-type dopant, the gate electrode of the 2nd MOS transistor M2 is formed with polycrystalline including n-type dopant and connected to the 1st power supply line, and an output signal Vout is output based on the drain voltage of the 2nd MOS transistor M2.例文帳に追加

第１のＭＯＳトランジスタＭ１のゲート電極がｐ型の不純物を含んだ多結晶シリコンで形成され、第２のＭＯＳトランジスタＭ２のゲート電極がｎ型の不純物を含んだ多結晶シリコンで形成されると共に、第１の電源線に接続され、第２のＭＯＳトランジスタＭ２のドレイン電圧に基づいて出力信号Ｖｏｕｔを出力する。 - 特許庁

The semiconductor element comprises a p type ZnO single crystal layer 107, a first metal layer 108a contacted with the layer 107 and containing at least one type selected from the group consisting of Ni, Rh, Pt, Pd and their alloys, and a second metal layer 108b formed on the layer 108a and containing a metal different from that of the layer 108a or their alloys.例文帳に追加

ｐ型ＺｎＯ系単結晶層１０７と、それに接触し、Ｎｉ、Ｒｈ、Ｐｔ、Ｐｄおよびこれらの合金の群から選択された少なくとも１種を含む第１金属層１０８ａと、その上に形成され、第１金属層１０８ａとは異なる金属、又はそれらの合金を含む第２金属層１０８ｂとを含む。 - 特許庁

An organic photoelectric conversion element of the present invention comprises a cathode, a photoelectric conversion layer containing a p-type organic semiconductor material and an n-type organic semiconductor material, a hole transport layer containing a hole transport material, and an anode, which each are laminated in that order.例文帳に追加

また、ｐ型共役系高分子を光電変換層におけるｐ型有機半導体材料として用いた光電変換素子を製造する際に、環境管理された雰囲気や不活性ガス雰囲気を採用しない場合であっても、光電変換効率の絶対値の低下やそのバラツキの発生（安定性の低下）を最小限に抑制しうる手段を提供する。 - 特許庁

The fine light emitting element is constituted such that light is emitted by application of a voltage on a planar electrode, and the fine light emitting element is constituted such that semiconductor particles made of a 14-group semiconductor are situated in a position where a voltage is applied by the planar electrode consisting of a pair of P-type and N-type 14-group semiconductor formed on a substrate.例文帳に追加

プレーナ電極への電圧印加によって発光するように構成した微細発光素子であって、１４族半導体からなる半導体微粒子を基板上に形成された一対のＰ型とＮ型の１４族半導体からなるプレーナ電極によって電圧が印加される位置に配置するようにして前記微細発光素子を構成する。 - 特許庁

The field effect transistor (FET) includes a plurality of device layers disposed vertically in a stack, each device layer has a source region, a drain region and a plurality of nanowire channels 110 connecting the source region and the drain region, wherein the source and drain regions of one or more of the device layers are doped with an n-type dopant or a p-type dopant.例文帳に追加

電界効果トランジスタ（ＦＥＴ）インバータは、スタック内で垂直方向に配置された複数のデバイス層を含み、各デバイス層は、ソース領域、ドレイン領域、及びソース領域とドレイン領域を接続する複数のナノワイヤ・チャネル１１０を有し、ここで１つ又は複数のデバイス層のソース及びドレイン領域はｎ型ドーパント、又はｐ型ドーパントでドープされる。 - 特許庁

On a p type silicon substrate 111 of a semiconductor device 100, a charge holding region 112 composed of fine particle dispersion regions 112a and 112b, an SiO_2 film 115 which functions as an insulating film, an n type polycrystal silicon electrode 116 which functions as an upper electrode are provided from bottom up.例文帳に追加

半導体装置１００において、ｐ型シリコン基板１１１上には、微粒子分散領域１１２ａおよび微粒子分散領域１１２ｂからなる電荷保持領域１１２、絶縁膜として機能するＳｉＯ_2膜１１５、および上部電極として機能するｎ型多結晶シリコン電極１１６が下から順に設けられている。 - 特許庁

To provide a diode chip in which direct high-dense mounting on a circuit board without using wires and deterioration can be performed and variation in impedance characteristics in an electrode terminal is suppressed, by providing a pair of electrode terminals each corresponding to a p-type semiconductor region and an n-type semiconductor region on one surface of a silicon substrate.例文帳に追加

Ｐ型半導体領域及びＮ型半導体領域にそれぞれ対応する一対の電極端子をシリコン基板の一の面に設けることによって、ワイヤを介さずに直接回路基板上への高密度実装を可能とすると共に、電極端子におけるインピーダンス特性の低下及びバラツキを抑えたダイオードチップを提供することである。 - 特許庁

In the pigment sensitizing type photoelectric transducer, an electrode including a semiconductor layer with pigments held thereon and an electrode paired with the said electrode are located face to face via a solid-state charge transfer layer, the semiconductor layer is a p-type semiconductor layer, and the solid-state charge transfer layer includes an organic solid-state electron transfer material.例文帳に追加

色素が担持された半導体層を含む電極と、これと対をなす電極とを固体電荷輸送層を介して対向配置させた色素増感型光電変換素子であって、半導体層がｐ型半導体層であり、かつ、固体電荷輸送層が有機固体電子輸送性材料を含むことを特徴とする光電変換素子。 - 特許庁

In a laminated fuse unit 100, a gate conductor type electric fuse 2 where a gate oxide film 27 of an MOSFET having P+ regions 12, 21 and a gate electrode 24 functions as a fuse is laminated above a deep trench type electric fuse 1 where a capacitor insulation film 17 formed on sidewalls of a trench capacitor 11 functions as a fuse.例文帳に追加

積層フューズユニット１００は、トレンチキャパシタ１１の側壁に形成されたキャパシタ絶縁膜１７がフューズとして機能するディープトレンチ型電気フューズ１の上方に、Ｐ^＋領域１２、２１およびゲート電極２４を有するＭＯＳＦＥＴのゲート酸化膜２７がフューズとして機能するゲートコンダクタ型電気フューズ２が積層されている。 - 特許庁

A thermo-module 10 is constituted by joining a plurality of pairs of P type thermoelectric semiconductor elements 13a and N type thermoelectric semiconductor elements 13b between a ceramic substrate 11 on the heat dissipation side and a ceramic substrate 12 on the cooling side, and joining a lead wire 15 or a post 16 for power supply to a lead wire mounting land part 112a-1 of the ceramic substrate 11.例文帳に追加

サーモモジュール１０は、放熱側のセラミック基板１１と冷却側のセラミック基板１２との間にＰ型熱電半導体素子１３ａとＮ型熱電半導体素子１３ｂを複数対接合し、セラミック基板１１のリード線取付ランド部１１２ａ−１に電力供給用のリード線１５またはポスト１６を接合して成る。 - 特許庁

The logic device 20 controls the voltage level of the second n-type doped region 28 by using the second gate 30, generates channel hot hole or channel hot electron in the p-type substrate 22 by controlling the voltage level of the first gate 24, changes a threshold voltage of the first gate 26 by using the channel hot hole or channel hot electron, and changes data stored in the logic device 20.例文帳に追加

ロジックデバイス２０は第二ゲート３０を利用して第二Ｎ型ドープ領域２８の電圧レベルを制御し、第一ゲート２４の電圧レベルを制御してＰ型基板２２にチャンネルホットホールまたはチャンネルホットエレクトロンを発生し、該チャンネルホットホールまたはチャンネルホットエレクトロンを利用して第一ゲート２６の閾値電圧を変え、ロジックデバイス２０に貯蔵されるデータを変える。 - 特許庁

To solve a problem that the level difference of toner is left or a toner image is painted out too much to widen its width to cause an image to be blurred (blotted) in glossing treatment for obtaining a very glossy image formed object by using a resin medium P and a cooling separation type belt fixation F3.例文帳に追加

樹脂メディアＰと冷却分離系のベルト定着Ｆ３を用いて高光沢な画像形成物を得る光沢化処理において、トナー段差や、トナー像がつぶれすぎて幅が広くなり画像がぼけてしまう（にじみ）といった課題を克服すること。 - 特許庁

The active layer is sandwiched between the n- and p-type nitride semiconductor layers.例文帳に追加

前記ＩＩＩ 族窒化物基板上に形成される前記窒化物半導体層は、少なくとも活性層、ｎ型窒化物半導体層、ｐ型窒化物半導体層を有し、前記活性層は、前記ｎ型窒化物半導体層及び前記ｐ型窒化物半導体層で挟まれるように積層されている。 - 特許庁

The well 2 is constituted in such a way that the well 2 is electrically divided into sections at every 8 bits in the direction along word lines in a P-type Si substrate 1 and can individually control the voltages at each divided section of the well 2.例文帳に追加

Ｐ型Ｓｉ基板１内で、Ｐ型ウェル２は、Ｎ型ウェル１７及び深いＮ型ウェル１８により、ワード線に沿った方向において８ビット毎に電気的に分離され、Ｐ型ウェル２の分離された各部分の電圧を個別に制御できるように構成されている。 - 特許庁

The favorable turning round performance and the steering stability are provided owing to the fact that displacement due to inclination of the power unit P caused by inertial force is restrained in accordance with a characteristic of the linear motion piston type hydraulic damper 20 when acceleration G acts in winding travelling, cornering, etc.例文帳に追加

ワインディング走行やコーナリング時等に加速度Ｇが作用したときには、直動ピストン形油圧ダンパ２０の特性に従って慣性力に起因するパワーユニットＰの傾倒による変位が抑制されて良好な回頭性や操縦安定性が得られる。 - 特許庁

The MISFET 10 is provided with a p-type substrate 1 having a channel region 20 of impurity concentration C, an SiO_2 insulation film 11 formed on the channel region 20, and an HfSiON insulation film 12 formed on the insulation film 11.例文帳に追加

ＭＩＳＦＥＴ１０は、不純物濃度Ｃのチャネル領域２０を有するｐ型の基板１と、チャネル領域２０上に形成された、ＳｉＯ_2よりなる絶縁膜１１と、絶縁膜１１上に形成されたＨｆＳｉＯＮよりなる絶縁膜１２とを備えている。 - 特許庁

The method of manufacturing the semiconductor optical integrated device 1 forms a shape retaining layer 31 consisting of InP with p-type conductivity on the surface of a contact layer 16 consisting of InGaAs in performing the wet etching for forming an element isolation part 32.例文帳に追加

半導体光集積素子１の製造方法では、素子分離部３２を形成するためのウェットエッチングを行うにあたり、ＩｎＧａＡｓからなるコンタクト層１６の表面に、導電型がｐ型のＩｎＰからなる形状保持層３１を形成している。 - 特許庁

To acquire a thermoelectric conversion material which has a Seebeck coefficient increased by maintaining the content of a Zn included in a p-type Zn4Sb3 thermoelectric conversion material and by replacing the Sb element with the other element, and provides a higher thermoelectric performance with an electric resistivity and a thermal conductivity suppressed.例文帳に追加

ｐ−型Ｚｎ4Ｓｂ3熱電変換材料に含まれるＺｎの量を維持しながらＳｂ元素を他の元素で置換することによってゼーベック係数を高め、電気抵抗率及び熱伝導率を抑えて熱電性能がより高い熱電変換材料を得る。 - 特許庁

A movable platform fence 1A is provided with: a sliding type emergency door 4 installed between entrance/exit opening and closing apparatuses 100 each constituted of: a pair of door pockets 2 installed in a platform P; and one set of entrance/exit doors 3 to be opened and closed by the door pockets 2.例文帳に追加

可動ホーム柵１Ａは、プラットホームＰに設置された一対の戸袋２と、戸袋２により開閉される１組の乗降扉３とで構成される乗降口開閉装置１００間に設置されたスライド式の非常扉４とを備えている。 - 特許庁

To provide a fire receiver in P type fire alarm equipment for immediately confirming the number of a room where fire warning is issued even when two or more sensors with addresses are set in the same room.例文帳に追加

Ｐ型火災報知設備において、同一の部屋に２つ以上のアドレス付感知器が設置されていたとしても、火災発報した部屋の番号を直ちに確認することができるＰ型火災報知設備における火災受信機を提供することを目的とするものである。 - 特許庁

A power MOS transistor has a structure with a channel region 4 formed in the surface layer part of an n-type well layer 3 in a semiconductor substrate, a source region 5 is formed in the surface layer part of the region 4, and moreover, a p^+ body region 6 which is deeper than the region 4 is formed in the semiconductor substrate.例文帳に追加

半導体基板におけるｎウェル層３の表層部にチャネル領域４が形成されるとともにチャネル領域４の表層部にソース領域５が形成され、さらに、チャネル領域４よりも深いｐ^+ボディ領域６が形成されている。 - 特許庁

Side walls 5 are formed on the gate insulating film 3 and the side faces of the gate electrode 4, and the source electrode 6 and drain electrode 7 of a P^+ type diffusion layer, to which impurity ions are injected, are formed to the silicon substrate 1 on both sides of the gate electrode 4.例文帳に追加

ゲート絶縁膜３及びゲート電極４の側面にはサイドウォール５が形成され、ゲート電極４の両側のｎ型シリコン基板１には、不純物イオンが注入されｐ＋型拡散層のソース電極６とドレイン電極７とが形成される。 - 特許庁