「一ビット」に関連した英語例文の一覧と使い方(51ページ目) - Weblio英語例文検索

そして、一方のメモリセル１内に形成されビット線の延在方向に並ぶＮＭＯＳトランジスタＮ１，Ｎ３のゲートとなるポリシリコン配線３ｂ，３ａ間の間隔Ｄ１と、該ポリシリコン配線３ｂと他方のメモリセル１内に形成されるＮＭＯＳトランジスタＮ１のゲートとなるポリシリコン配線３ｂ間の間隔Ｄ２とが異なる。例文帳に追加

A distance D1 between polysilicon wirings 3b, 3a which form gates of NMOS transistors N1, N3 formed inside one memory cell 1 and arranged in the extension direction of the bit line is different from a distance D2 between the polysilicon wiring 3b and a polysilicon wiring 3b which becomes the gate of the NMOS transistor N1 formed inside the other memory cell 1. - 特許庁

抵抗変化型メモリ装置は、第１ノードと接続ノードとの間に並列接続された２つのトランジスタと、一端を接続ノードと接続され且つ抵抗値が異なる少なくとも２つの状態を有する抵抗変化素子と、を各々が具備し、第１軸および第２軸からなる行列状に配置された複数のメモリセルＭＣと、複数のビット線ＢＬと、を含んでいる。例文帳に追加

The resistance change memory device includes a number of memory cells, each having two transistors parallel connected between the first node and connection node and a variable resistance element at least in two different resistance states with its one end connected to the connection node, and arranged in a matrix consisting of a first axis and a second axis; and a number of bit lines BL. - 特許庁

各メモリセルユニットは、電気的なデータの書き込みおよび消去が可能な所定個のメモリセルトランジスタＭＣを列方向に直列に接続したメモリセル列の、その一端が第１の選択ゲートトランジスタを介してビット線ＢＬに接続され、他端が第２の選択ゲートトランジスタＳＧＳを介してソース線ＳＬに接続されている。例文帳に追加

In each memory cell unit, a memory cell array consisting of a series connection in the array direction of a predetermined number of memory cell transistors MC capable of electrical writing and erasure of data has one end connected with a bit line BL through a first select gate transistor and the other end connected with a source line SL through a second select gate transistor SGS. - 特許庁

複数のスロットからのパイロットビットにより形成されるワードをラッチングしている複数のラッチ回路と、該ラッチ回路に結合され、前記ワードを一連の所定の値に相関させる複数の相関器と、前記相関器それぞれの集合を結合して、同じ大きさで極性が反対である最大ピーク値が０時間シフト及び中間時間シフトで形成されるようにする結合器とを含むことを特徴とする。例文帳に追加

The invention includes a plurality of latch circuits latching words formed of pilot bits from a plurality of slots, a plurality of correlators coupled to the latch circuits for correlating the words to a series of predetermined values, and a coupler for coupling the groups of the correlators so that maximum peak values of the same size and of the opposite polarity are formed at a zero time shift and a middle time shift. - 特許庁

予測された復号時間が目標復号時間を越えている場合（Ｓ１２１０）、高周波サブバンドから低周波サブバンドに向かって順に復号対象符号から除外し（Ｓ１２１１）、一部のデータが除外されたサブバンドには除外されたことで得られなかった量子化値のビットを０とする（Ｓ１２１２）。例文帳に追加

When the estimated decoding time exceeds a target time (S1210), the data is excluded from codes to be decoded, in the order from a high-frequency subband to a low-frequency subband (S1211), and for the subband in which one part of the data is excluded, the bit of a quantization value which is not obtained by excluding is set to zero (S1212). - 特許庁

近接場光に含まれる光強度情報及び／又は偏光情報を、形状変化を伴う光異方性反応を起こし得る感光材料に記録させることにより、光の回折限界以下の微小領域において、２種以上の光情報を互いに識別検出可能な形状記録として、同一又は異なる記録ビットに記録した情報記録媒体例文帳に追加

The information recording medium is made to record ≥2 kinds of the optical information in the same or different recording pits as shape records identifiable and detectable with each other in the microregions below the diffraction limit of light by recording the light intensity information and/or polarization information included in near field light to a photosensitive material which can induce a photoanisotropic reaction accompanied by a shape change. - 特許庁

即ち、ｎ個の基準電流値を仮に選定して、ｎビットのデジタル入力信号に従って選択／非選択して所望のグレー階調を表現し、電圧が一定に保持された電圧端と各ＲＧＢチャネル別に電圧が変化する電圧端を備えて各カラー別の出力電流値を調節することを技術的特徴としている。例文帳に追加

Namely, the data driver is technically characterized in temporarily selecting n-pieces of reference current values and thereby selecting/non-selecting them according to the n-bit digital signal to express a desired gray level, being provided with voltage terminals held at a constant voltage and voltage terminals of which the voltage varies for each RGB channel, and thus adjusting the output current values for each color. - 特許庁

ＦＩＦＯ４１〜４４の読み出しは書き込み時間Ｔの１／４の時間で処理し、読み出した各チャンネルのデータを不連続にならないように、並べ替え回路部４５により３２ビット幅に並べ替えられてからＰＣＩバス転送用のバッファ４６及び４７のうち、書き込み側となっている一方のバッファに書き込む。例文帳に追加

The read of FIFOs 41 to 44 is processed in a time 1/4 time as long as a write time T and after a rearranging circuit 45 rearranges read data of respective channels to a 32-bit width so that the data will not be discontinuous, the data are written to one buffer on a write side between buffers 46 and 47 for PCI bus transfer. - 特許庁

メモリの２つのブロックがリンクされて、メモリブロック１０３５に対して選択されたアドレスのブロックのアドレス復号器１０４０〜１０４２内の最上位アドレスビットをマスキングすることにより両方の調停回路がロックステップで動作するメモリの単一の併合されたブロックを形成できる。例文帳に追加

The two blocks of the memory are linked, and the most significant address bits in address decoders 1040-1042 of the blocks of the selected addresses are masked for a memory block 1035 so that it is possible to form the single merged block of the memory in which the both arbitrating circuits operate in a lock step. - 特許庁

プログラムが現在アクセスしようとする部分に対して、メモリブロックが適切であることをチェックしたこと、性能モニタリングツールによってそのメモリブロックを分析したこと、あるいはアクセス権のようなプロパティを示す属性ビットを、キャッシュメモリラインに持ち、マルチソフトウェアスレッドを有するプログラムの唯一のソフトウェアスレッドに対応する。例文帳に追加

Attribute bits indicating that a program has recently checked that a block of memory is appropriate for the current portion of the program to access, indicating that the program has analyzed this block of memory by a performance monitoring tool, or having properties such as access right are included in a cache memory line, and correspond to only one software thread of the program having multisoftware threads. - 特許庁

半導体基板内の複数のＮ＋領域に複数のＰ−Ｎダイオードを形成し、Ｐ型不純物領域の上に、バリヤー導電層、ＭＴＪ、及びワードラインを積層してＭＲＡＭセルアレイとし、Ｎ＋領域の一端はビットラインと連結し、他端はダイオードを介してセルプレートと接続する。例文帳に追加

The magnetoresistance RAM comprises a plurality of P-N diodes formed in a plurality of N^+-type regions in a semiconductor substrate, a barrier conductive layer, the MTJ and the word line laminated on a P-type impurity region to an MRAM cell array so that one end of the N^+-type region is coupled to a bit line, and the other end is connected to the cell plate via a diode. - 特許庁

データの並び替え方式を複数持つインタリーブ回路２０４を用い、複数の並び替え処理後のデータのうちから同一のビット列の数が少ないデータをインタリーブ出力選択回路２０５で選択してマッピング回路２０６へ入力することで、逆フーリエ変換回路２０７で生成されるＯＦＤＭ信号の最大振幅値と平均振幅値の差を小さくすることが可能になる。例文帳に追加

An interleave circuit 204 having a plurality of schemes for rearranging data is used to select data wherein the number of the same bit streams is small, from a plurality of data after rearrangement processing by an interleave output selector circuit 205 and inputting the selected data to a mapping circuit 206, thereby reducing the difference between the maximum amplitude value of an OFDM signal generated by an inverse Fourier transform circuit 207 and the average amplitude value. - 特許庁

また、メモリセルＭＣ（ｍ，ｎ＋１）およびＭＣ（ｍ＋１，ｎ＋１）は、ワード線ＷＬｎ＋１にそれぞれの一方端が接続された磁気トンネル接合素子ＭＲ３およびＭＲ３１を有し、磁気トンネル接合素子ＭＲ３およびＭＲ３１のそれぞれの他方端は、ビット線ＢＬｍおよびＢＬｍ＋１に接続されている。例文帳に追加

Moreover, the memory cells MC (m, n+1) and MC (m+1, n+1) have the magnetic tunnel junction elements MR3 and MR31 respectively connected with the word lines WLn+1 at the one end, and connected respectively with the bit lines BLm and BLm+1 at the other end of the magnetic tunnel junction elements MR3 and MR31. - 特許庁

これにより、同一コラムに属する全メモリセル２０１，２０２中のアクセストランジスタのオフリーク電流の総和が、１個のドライブトランジスタのオン電流（ドライブ電流）に匹敵するほど大きくても、センスアンプ２５０の起動時に相補ビット線対ＢＩＴ０，ＮＢＩＴ０の間に所要の大きさの電位差が確保される。例文帳に追加

Thus, even when the total sum of the off-leak current of an access transistor in the entire memory cells 201 and 202 belonging to the same column is as large as the on-current (drive current) of one drive transistor, the potential difference of a required size is secured between the complementary bit line pair BITO and NBITO at the time of the activation of a sense amplifier 250. - 特許庁

通常の変倍・等倍処理を施して階調処理を行い出力した画像の微調変倍処理において、メモリに保存されたデータのビット数を増やして活用、処理することによって、もう一度原稿を読み込ませることなく簡易に微調節した良好な変倍画像を得る画像処理装置を提供すること。例文帳に追加

To provide an image processing apparatus which increases bits of data stored in a memory to use and process in a fine tuning scaling process of an image output, after normal variable and the size-for-size magnification processes and a tone processing are given so that an easily fine-tuned proper scaled image can be obtained, without having to read an original again. - 特許庁

絶縁膜１２上に形成された半導体層１３と、半導体層内に形成された第１および第２のトランジスタTr1，Tr2が直列接続されたメモリセル１０が複数個マトリックス状に配置形成され、前記メモリセルの一方側が接続されたビット線ＢＬに接続され、他方側に基準電位を与えられたメモリセルアレイとを備える。例文帳に追加

The semiconductor memory device comprises a semiconductor layer 13 formed on an insulating film 12, and a memory cell array having a plurality of memory cells 10 in which first and second transistors Tr1, Tr2 formed in the semiconductor layer are connected in series, formed and disposed in a matrix state connected to a bit line BL in which one side of the cell is connected and a reference potential is imparted to other side. - 特許庁

ＶＴＲ２内の記録テープの番組と対応したサンプル映像を、ＨＤＤ３を用いて記録し、マルチ画面表示部６により全サンプル画像を一つの画面に表示するようにしたデジタルビットストリーム記録再生装置１０を用いて、録画番組の頭出しのクイックアクセスと、録画内容の直感的かつ網羅的な把握を実現した。例文帳に追加

Quick access to program searching of a video-recorded program and the intuitive and comprehensive grasping of video-recorded contents are realized by using a digital bit stream recording and reproducing device 10 which records sample video corresponding to the program of a recording tape in a VTR 2 through the use of an HDD 3 to display all the sample images on one screen by a multi-screen display part 6. - 特許庁

画像データと、その画素毎の情報を示す第１の画素情報を入力し、第１選択器１０１で前記第１の画素情報の所定ビットを選択して第２の画素情報を生成し、第２選択器１０３で該第２の画素情報に基づき、レジスタファイル１０２内の複数データから一つを選択して第４の画素情報として出力し、デコーダ１０４で画素属性を決定する。例文帳に追加

A first selector 101 receives image data and discrimination circuit pixel information denoting information by each pixel of the data, selects prescribed bits of the first pixel information to generate 2nd pixel information, a 2nd selector 103 selects one from among a plurality of data in a register file 102, on the basis of the second pixel information and outputs the data as fourth pixel information, and a decoder 104 decides on the pixel attributes. - 特許庁

道路に沿って変化する交通情報の状態量を道路の距離方向に等間隔にサンプリングして（ａ）、サンプリングデータのデータ列（ｂ）を伝えるための提供データを生成し、この提供データの一部をシフトアップした状態（ｃ）で提供データをビットプレーン分解し、得られたデータを受信側に提供する。例文帳に追加

The status quantity of traffic information changing along a road is sampled (a) with equal intervals in the distance direction of the road, and provision data for reporting a data column (b) of sampling data are generated, and the provision data are bit plane-decomposed in a state (c) that a portion of the provision data is shifted up, and the acquired data are provided to a reception side. - 特許庁

一定の区間を走行したときのビット誤り数や受信電界強度の状況を位置情報とともに既知データ記憶装置２００に記憶させておき、この既知データに基づいて送信電力制御部が送信部の送信電力を制御することで、列車が走行している現在位置の伝送品質環境に適合した送信電力で無線通信することができる。例文帳に追加

Situations of the number of bit errors and the intensity of a reception electric field in traveling a certain zone are previously stored in a known data storage device 200 along with positional information, and the transmission power control part controls the transmission power of the transmission part based on the known data, whereby radio communication can be executed by transmission power complying with a transmission quality environment at the present location where a train travels. - 特許庁

アドレス信号により選択されたバンク０Ａ，・・，ｍＡとそれぞれ略同一の負荷容量Ｃｒ１、・・Ｃｒｍをそれぞれ、対応するトランジスタＬｔ０，・・，Ｌｔｍを用いてリファレンスビット線ＢＢｒに結合するようにしたので、バンク数が増減した場合であっても、入力されたアドレスによりリファレンス線ＢＢｒに付加する負荷容量の数を切換えて増減できる。例文帳に追加

Load capacitors Cr1,..., Crm having respectively almost same load capacitance as banks 0A,..., mA selected by an address signal are respectively coupled to a reference bit line BBr using corresponding transistors Lt0,..., Ltm, even when the number of banks is in creased or decreased, capacitance can be increased or decreased by switching the number of load capacitors added to the reference line BBr by an inputted address. - 特許庁

本発明による適応的モード決定による動き予測方法は、インター１ＭＶモードとインター４ＭＶモードの中から一つを決める時、ＳＡＤ値だけではなく量子化係数、動きベクトル符号化量及びテクスチャ符号化量をも共に考慮してビットレートの高低または動きの多少にかかわらずに全体の符号化量を最小化させる。例文帳に追加

The motion estimation method using adaptive mode decision according to the present invention includes minimizing an entire encoding amount, regardless of the level of a bit rate or the amount of motion, while taking into account not only the SAD value but also the quantization coefficient, the amount of motion vector coding and the texture coding amount when deciding one of the inter-1MV mode and the inter-4MV mode. - 特許庁

前記ページストリームには、１画面の表示内容の一部である部分画像をビットマップデータなどで表した部分画像データと、その表示位置を表すＸＹ座標などの表示態様情報との少なくとも１つの組からなる部分画像リストと、入力信号に対応して実行されるべき命令が記述された制御情報とが記述されている。例文帳に追加

On this page stream, a partial picture list composed of at least one group of partial picture data displaying the partial picture by bit map data, etc., which is a part of the display contents of one screen, and display mode information such as an XY coordinate showing a display position, and control information describing an instruction to be executed according to an input signal are described. - 特許庁

ＣＤＣＳＳコード判定部２０は、ＣＤＣＳＳ判定データとＣＤＣＳＳリファレンスデータとの排他的論理和を計算し、次に、排他的論理和とＶＩ判定データとの論理和を計算し、さらに、論理和における”１”（エラービット）数をカウントし、カウント値が所定のしきい値未満である場合にのみ、ＣＤＣＳＳコード一致と判定する。例文帳に追加

A CDCSS code judge 20 calculates the exclusive logical sum of the CDCSS judging data and a CDCSS reference data, then, calculates the exclusive logical sum and the VI judging data, furthermore, counts the number of "1" (error bit) in the logical sum, and judges that it is the CDCSS code conformity only in the case that the counted value is below a prescribed threshold value. - 特許庁

一出力電流源１３−１は、外部から調整可能な基準電圧Ｖｒｅｆ１−１，Ｖｒｅｆ２−１をｎビット階調データ１４−１に応じて分圧することによりアナログ電圧を出力するＤＡコンバータと、アナログ電圧に応じて供給電流を変化させるとともにデータ線Ｓ−１へ供給電流を出力する供給電流源とを備えている。例文帳に追加

The output current source 13-1 is provided with a D-A converter for outputting analog voltage by dividing external adjustable reference voltages Vref 1-1, Vref 2-1 according to n-bit gradation data 14-1, and a current supply source for varying the supply current according to the analog voltages and also outputting the supply current to the data line S-1. - 特許庁

第１スロット内のガードビットの少なくとも一部が第１スロットに連続する第２スロットに存在するフレームで、該移動局の送信タイミングを調整するために用いられるデータの送信を行い、該データを用いてチャネルの割り当てを要求する信号の送信タイミングを制御することにより、チャネルの割当てを要求する信号を該移動局が該無線基地局１００へ送信する。例文帳に追加

Within a frame wherein at least part of guard bits in a first slot are present in a second slot following the first slot, data to be used for adjusting transmission timing of a mobile station are transmitted, and these data are used to control the transmission timing of a signal requesting channel allocation so that the mobile station transmits the signal-requesting channel allocation to a wireless base station 100. - 特許庁

変調フォーマットが強度変調のチャネルと、変調フォーマットが位相変調のチャネルとが混在する波長多重伝送システムであって、上記二つのチャネルのどちらか一方の信号経路に挿入された偏波スクランブラと、上記偏波スクランブラを、（位相変調信号のビットレート）／（訂正フレーム長）×２以上の繰り返し周波数で駆動する駆動部とを備える。例文帳に追加

The wavelength multiplexing transmission system in which the channel whose modulation format is intensity modulation and the channel whose modulation format is phase modulation coexist includes a polarization scrambler inserted into a signal path of either one of the two channels, and a drive unit configured to drive the polarization scrambler at a repetitive frequency greater than or equal to (bit rate of phase modulated signal)/(error correction frame length)×2. - 特許庁

権限情報を委譲するクライアントは、自身が持つ権限内容を弱めた権限情報を生成し、生成した権限情報と秘密情報とを連結したビット列に対して一方向性関数や暗号化関数を適用することで、秘密情報を知らない第３者が改竄不能な保護化権限情報を生成する。例文帳に追加

A client who transfers authority information generates authority information by weakening authority contents owned by himself or herself, and generates protected authority information which cannot be altered by a third person who does not know the secret information by applying a uni-directional function or ciphered function to a bit column obtained by connecting the generated authority information with the secret information. - 特許庁

主情報が記録された主記録領域とサブディジタル情報が記録されたサブ記録領域とを具え、サブディジタル情報の所定のビットがサブ情報チャネルを形成しいる情報キャリアにおいて、前記サブ記録領域が、少なくとも一つのカテゴリコードにより識別し得る種々のサブ情報チャネルパケットが交互に記録された部分を具えていることを特徴とする。例文帳に追加

In an information carrier provided with a main recording area recorded with main information and a sub recording area recorded with a sub digital information and forming sub information channel by predetermined bits of the sub digital information, the sub recording area is provided with a recording section recording alternatively various sub information channel packets recognizable by at least one category code. - 特許庁

メモリコントローラは、メモリユニットへのアクセスを制御し、第１のメモリモジュールからデータバスおよび第１の情報バスを介して第１のキャッシュラインを読み出し、かつ、並列動作で、先に読み出された第２のキャッシュラインの一組の更新された情報ビットを第２の情報バスを介して第２のメモリモジュールに書き込む。例文帳に追加

A memory controller controls an access to the memory unit, reads out the first cache line from a first memory module via the data bus and the first information bus and, by parallel operation, writes a pair of updated information bits of the second cache line which has been read out first into the second memory module via the second information bus. - 特許庁

ＣＯＤフィールドを拡張させることにより、エラーの存在するチャンネルにおいてはエラー許容モードで使用が可能になり、画像の動きが一定した背景下では画像情報符号化時既存よりもビット量を減少させることができる映像情報コーディング時符号化表示方法を提供する。例文帳に追加

To provide a coding display method at image information coding that can extend a COD(code) field, so as to enable the use of coding in an error permissible mode in a channel in which an error exists and decrease a bit quantity more than that in an existing method under an environment, where the movement of an image is constant. - 特許庁

誤差判定部４は、一連の画素データを複数の画素データからなる群に分け、群内の画素データの符号化データを配置可能なＴビットを１つのブロックとしたとき、ブロック内に配置する全ての符号化データがロスレス符号化部２で実際にロスレス符号化が行われたデータであるか否かを判定する。例文帳に追加

When a series of pixel data is divided into groups each comprising a plurality of pixel data, and T bits in which encoded data of the pixel data in the group can be arranged is defined as one block, an error determination part 4 determines whether all the encoded data arranged in the block are actually subjected to lossless encoding by the lossless encoding part 2. - 特許庁

ＲＡＭ１のサンプルデータの蓄積量に応じてフラグ信号ＦＬＧを設定し、当該フラグ信号ＦＬＧに従ってクロック発生回路３０によって生成されるシステムクロック信号ＳＣＫの周波数を制御することによって、デコード処理の速度をビットストリームＢＳＭの入力速度とほぼ一致するように制御できる。例文帳に追加

Flag signals FLG are set, corresponding to the amount of the sample data accumulated in the RAM 1, and the frequency of system clock signals SCK, generated by a clock- generating circuit 30, is controlled in accordance with the flag signal FLG, so that the speed of decoding operation can be set nearly equal to the input speed of the bit steam BSM. - 特許庁

トリガバルブのオンオフに応じてエアチャンバの圧力空気がエアシリンダの前進側空気室または後退側空気室へ択一的に供給され、ピストン13の後退行程においても前進行程と同じ空気圧で動作し、ピストン及びドライバビット14を確実に初期位置へ戻すことができる。例文帳に追加

Pneumatic air of the air chamber is alternatively supplied to the forward side air chamber or the backward side air chamber in accordance with turning-on and off of the trigger valve, a piston 13 moves by the same air pressure as that in a retreating process and an advancing process, and the piston and a driver bit 14 are surely returned to an initial position. - 特許庁

そのコーンケーブリング部材２１の前方に、機内から交換可能としたビット１５を取付けたカッターヘッド３を配設して、そのカッターヘッド３と一端側が連結され、他端側は前記回転軸体４と連結され、且つ上記コーンケーブリング部材２１と協働して二次破砕機構を構成する回転側部材２３を設ける。例文帳に追加

A cutter head 3 mounted with bits 15 changeable in the machine is arranged in front of the concave ring member 21 and a rotating side member 23 is provided so as to have one end connected to the cutter head 3 and the other end connected to the cylindrical shaft body 4 to form a secondary crushing mechanism in cooperation with the concave ring member 21. - 特許庁

切削用のチップ１４をシャンク先端部に一体的に有してなる、穿孔用のノンコアタイプビット１６が、チップ部分に冷却水を供給するための給水路２２、およびそのチップにより切削された穿孔２４内の冷却水をその穿孔外に排出するための排水路２６を、その先端部に開口を持つ軸線方向での貫通路としてシャンク１２の内部に個別に有している。例文帳に追加

A non-core type bit 16 for drilling integrally providing with a chip 14 for cutting at the tip of the shank comprises a water supply channel 22 for supplying the cooling water to the and a drain channel 26 for discharging the cooling water in the bore hole 24 drilled by the chip as a through hole with an aperture at the tip in the axis direction in the shank 12. - 特許庁

一実施形態では、周波数分割多重化システムは、（１）着信メッセージ・ビットからＭ×Ｍ個のユニタリ空間周波数信号を生成する微分モジュレータ、および（２）Ｍ個の送信アンテナに対してＭ×Ｍ個の空間周波数信号を時空間送信信号に変換する、微分モジュレータに結合されている時間周波数トランスフォーマを含む。例文帳に追加

In one embodiment, the frequency division multiplexing system includes: a differentiation modulator for generating M×M unitary spatial frequency signals from incoming message bits (1); and a time frequency transformer which is coupled to the differentiation modulator for converting M×M spatial frequency signals into space-time transmitting signals for the M transmitter antennas (2). - 特許庁

複数のディジタル映像信号に対し、それらのうちの少なくとも一つに識別コードデータを挿入した後、各々についてのＰ／Ｓ変換を行う処理を施して、複数のシリアルデータを形成し、さらに、複数のシリアルデータにビット多重合成処理を施して複合シリアルデータを形成し、それを伝送すべく送出する。例文帳に追加

Identification code data are inserted to at least one of the digital video signals, P/S conversion processing is applied to the resulting signal to form serial data, bit multiplex synthesis processing is applied to the serial data to form composite serial data and the data are transmitted. - 特許庁

デジタル情報坦体からビットデータを復号化する際の最小単位である単位情報坦体が複数統合されてなる論理ブロックの構成を可能とし、当該論理ブロックの構成要素の少なくとも一つは、隣接する前記単位情報坦体と置換して新たな論理ブロックの構成を可能とした。例文帳に追加

A logical block constituted by integrating a plurality of unit information carriers as the minimum unit in the case of decoding the bit data from the digital information carrier can be configured and at least one of components of the logical block is replaced with the adjoining unit information carrier to be able to configure a new block. - 特許庁

ＣＢＲインタフェースの複数ポートのデータを記憶する単一の記憶手段１６と、記憶手段１６から時分割で読み出されたポート毎の非連続のパラレルデータを、ＣＢＲインタフェースの各ポートが各ビット列に対応するパラレルデータに変換する変換手段１８とを備えたＣＬＡＤ装置。例文帳に追加

The CLAD device is provided with a single storage means 16 that stores data of a plurality of ports of a CBR interface and with a conversion means 18 that converts a discontinuous parallel data by each port read in time division from the storage means 16 into parallel data corresponding to each bit stream from each port of the CBR interface. - 特許庁

このように同一周期でデューティ比の異なる２種類のビット列を、シフトレジスタ３３を介してシリアル転送されるシリアルデータｓ３８のバイト位置に合わせて選択的にクロック情報としてシリアル伝送することにより、受信側ではそのクロック情報から送信クロックとシリアル送信されるデータのバイト構成を正しく復元することが可能となる。例文帳に追加

Thus it enables to restore the bytes constitution sent serially with transmitting clock accurately from the clock information at the receiving-side by transmitting serially two kinds of bit-sequence having the same period and the different duty ratio selectively by adjusting to the byte position of a serial data s38 transmitted serially through a shift register 33. - 特許庁

任意のタイルを独立して、サブバンド単位で復号するための管理情報は、各タイルもしくは各サブバンドに対応する符号化情報の格納位置を示す情報と、各タイルもしくは各サブバンドを管理・識別する情報とを含み、各タイルのサブバンド情報を同一解像度単位にまとめたビットストリームを生成する。例文帳に追加

Management information for decoding optional tiles independently by subband unit includes information denoting a storage address of coded information corresponding to each tile or teach subband and information to manage/identify each tile or each subband and is used to generate a bit stream where the subband information of each tile is integrated by the same resolution unit. - 特許庁

各メモリセル列において、ビット線ＢＬは、一端側に相当するノードＮａおよび他端側に相当するノードＮｂにおいて、駆動スイッチをそれぞれ介してデータバスＤＢａおよびＤＢｂと接続され、中間ノードＮｍにおいて、駆動スイッチを介して逆相データバス／ＷＤＢと接続される。例文帳に追加

In each memory cell column, a bit line BL is connected with data buses DBa and DBb respectively through a drive switch at a node Na corresponding to one end side and a node Nb corresponding to the other end side, and connected with a reversed phase data bus/WDB through the drive switch in an intermediate node Nm. - 特許庁

通知先決定部３７２は、エラー検出部３６０から出力されるエラーコードを参照し、エラーコードに対応する通知先およびメッセージを通知先記憶部３７１から読み出し、Ｔ／Ｃ１００およびデビット保守センターＭの一方または双方にエラー発生のメッセージを通知することを決定する。例文帳に追加

A notifying destination decision part 372 refers to the error code outputted from the error detection part 360, reads the notifying destination and the message corresponding to the error code from the notifying destination storage part 371 and decides to notify one or both of a T/C 100 and a debit maintenance center M of the message of the error occurrence. - 特許庁

一部に少なくともデビットカ−ドサ−ビス用の挿入口を設けて、その挿入口にカ−ドを挿入することでパチンコ球やゲ−ムメダル等のゲ−ム媒体が貸し出されることとし、上部または下部部分には島端等に設置されたスタッカ−へ紙幣を搬送するための自動搬送装置が設けられていることとする。例文帳に追加

An insertion slot for debit card service is provided at some part and when a debit card is inserted into the insertion slot, a game medium such as pinballs and game medals is rented; and an automatic conveying device which conveys bills to a stacker installed at the island end, etc., is provided at an upper or lower part. - 特許庁