「Bit」に関連した英語例文の一覧と使い方(522ページ目) - Weblio英語例文検索

This semiconductor storage device is characterized by that memory transistors M11 to M22, each having a source region and a drain region formed at a surface part of a semiconductor across a channel forming region, a gate insulating film which is provided on the channel-forming region and includes a charge storage means, and a gate electrode on the gate insulating film are arranged in the word direction and the bit direction.例文帳に追加

半導体の表面部分にチャネル形成領域を挟んで形成されたソース領域およびドレイン領域と、当該チャネル形成領域上に設けられ内部に電荷蓄積手段を含むゲート絶縁膜と、当該ゲート絶縁膜上のゲート電極とを備えたメモリトランジスタＭ１１〜Ｍ２２がワード方向とビット方向に複数配置されている。 - 特許庁

In the arithmetic operation apparatus to conduct data transformation processing such as a non-linear transform processing, input bit transition processing is executed in a pre-charge phase wherein all the selector input values comprising the logic circuit are kept at the same value and, after the transition processing is completed, the phase is shifted to an evaluation phase and output bits based on the data transformation processing are generated.例文帳に追加

非線形変換処理などのデータ変換処理を行う演算装置において、論理回路を構成するセレクタ入力値をすべて同一値に維持したプリチャージ・フェーズにおいて入力ビット遷移処理を実行させ、遷移処理終了後にエバリュエーション・フェーズへ移行してデータ変換処理に基づく出力ビット生成を行なう。 - 特許庁

To provide cell arrangement in which data destruction in a memory cell pair of a half-select state, which is concern during write operation of a high reliability mode, is prevented, in a semiconductor memory in which bit reliability of a memory cell can be changed dynamically in accordance with an application and a memory status, stability of operation is secured, and low power consumption and high reliability can be achieved.例文帳に追加

アプリケーションやメモリ状況に応じてメモリセルのビット信頼性を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現できる半導体メモリにおいて、高信頼モードの書込み動作時に懸念される、ハーフセレクト状態のメモリセルペアにおけるデータ破壊を防止するセル配置を提供する。 - 特許庁

The excessive increase of Vch2 is prevented by modifying the voltage applied to string select line and/or to the bit line BL, or the pass voltage Vpass applied to the unselected word lines WL<i+1 through WL<n->, only if the selected word line WL <i> location (i) is equal or greater than a predetermined location number (x).例文帳に追加

選択ワードラインＷＬ＜ｉ＞の位置ｉが予め決定、又は記憶された位置ナンバｘより大きい、或いは同一である場合に、第２ローカルチャンネルＣｈ２電位の過度な上昇は、ストリング選択ライン、ビットラインＢＬ、又は非選択ワードラインＷＬ＜ｉ＋１〜ＷＬ＜ｎ−＞に印加されるパス電圧Ｖｐａｓｓを調整することによって防止される。 - 特許庁

An electrode film 109 in the lower part of a capacitor is left on a wiring layer 108c above a dummy transistor DTr, and when the capacitor is processed by removing an electrode film 111 and a ferroelectric film 110 at its top, the wiring layer 108c is prevented from being removed so as to ensure that a diffused layer 102c and a bit line of a selected transistor STr are connected.例文帳に追加

ダミートランジスタＤＴｒ上方の配線層１０８ｃ上にキャパシタ下部電極膜１０９を残しておき、キャパシタ上部電極膜１１１及び強誘電体膜１１０の除去によるキャパシタ加工の際に、配線層１０８ｃが除去されることを防止し、選択トランジスタＳＴｒの拡散層１０２ｃとビット線との接続を確保する。 - 特許庁

Using this index, every time when one character is inputted, extraction is performed by returning a bit map of a length according to the kind of characters storing the data number of data having characters inputted so far from the head and characters which are possible next retrieval candidates as the next candidate character information to finally extract narrowed intended keyword data.例文帳に追加

このインデクスを使用して、１文字入力される毎に、それまで入力された文字を先頭から持つデータのデータ件数と、次に検索候補となる文字を次候補文字情報として格納する文字の種類に応じた長さのビットマップを返却することにより抽出し、最終的に絞り込まれた目的とするキーワードデータを抽出する。 - 特許庁

When a parallel multiplex transmission line 502 is interrupted and a node 402 detects interruption of an optical input at its input terminal 508 and informs a selector 510 and a management packet insertion section 511 about the interruption of the optical input, the selector 510 sets a loopback and the management packet insertion section 511 outputs a packet, in which a fault occurrence indication bit is set.例文帳に追加

並列多重伝送路５０２が切断された場合、ノード４０２の入力端５０８が光入力断を検知し、セレクタ５１０と管理パケット挿入部５１１に光入力断を通知すると、セレクタ５１０は、ループバックを設定し、管理パケット挿入部５１１は、障害発生表示ビットをＯＮにしたパケットを出力する。 - 特許庁

To reduce an interference by an electromotive force generated among the approximated wires of a core/peripheral circuit in the case that a bit line and a write word line of the memory cell are arranged approximately for reduction of the write current in the MRAM using the TMR effect.例文帳に追加

本発明は、ＴＭＲ効果を利用したＭＲＡＭにおいて、書き込み電流の低減のためにメモリセル部のビット線と書き込みワード線とを近接させて配置するようにした場合に、コア・周辺回路部の近接した配線間で発生する起電力による干渉を低減できるようにすることを最も主要な特徴としている。 - 特許庁

The bit line precharge voltage generator is provided with a precharge voltage generating circuit 4200 which generates the first voltage and supplies the voltage to the precharge circuits, a first capacitor 200, a charging means 201 which charges the first capacitor and transfer gate circuits (202, 203 and 204) which control the connection/disconnection of the first capacitor and the precharge circuits.例文帳に追加

ビット線プリチャージ電圧発生装置は、第１の電圧を発生してプリチャージ回路に供給するプリチャージ電圧発生回路４２００と、第１のキャパシタ２００と、第１のキャパシタを充電する充電手段２０１と、第１のキャパシタとプリチャージ回路との接続・切断を制御するトランスファーゲート回路（２０２、２０３、２０４）とを具備する。 - 特許庁

In this case, it is desirable that the overlap quantity be determined, on the basis of at least one of a prescribed capacity being the maximum file capacity of the moving image file to be acquired by division, the maximum bit rate of the moving image file to be acquired by division, and a relation between the file capacity of the moving image file at the origin of conversion and a prescribed capacity.例文帳に追加

その際、例えば、分割により取得される動画像ファイルの最大ファイル容量である所定容量、分割により取得される動画像ファイルの最大ビットレート、および変換元の動画像ファイルのファイル容量と所定容量との関係のうちの少なくとも１つに基づいて、オーバーラップさせる量を決定することが好ましい。 - 特許庁

That is, a micro processor 1 receives a signal from an ignition and extinguishment switch 5, controls opening and closing of a solenoid valve 11, 12, or 16 according to an ignition/extinguishment program stored in a storage device 3 via an input and output device 4, and delays a little bit the supply stop of the auxiliary fuel gas by the delay means to prevent backfire in the extinguishment.例文帳に追加

即ち、バーナー１５の点火・消火は、点火消火スイッチ５からの信号を受けてマイクロプロセッサ１が記憶装置３に記憶された点火・消火プログラムに従い入出力装置４を介して電磁弁１１、１２または１６を開閉制御し、消火の際は逆火防止のため、遅延手段により助燃ガスの供給停止を少し遅らせる。 - 特許庁

As the other methods, there are the method of omitting the TCF signal in the procedure and the method of transmitting the picture information after the NSS signal and the TCF signal or after the NSS signal or a CTC signal without transmitting the tone by providing an inter-page mode change shortening control presence/absence informing bit in an NSF signal and the NSS signal (non-standard function setting).例文帳に追加

他の方法として、手順中、ＴＣＦ信号を省略する方法や、ＮＳＦ信号やＮＳＳ信号（非標準機能設定）中にページ間モード変更短縮制御有り無し通知ビットを設けることにより、トーンを送らず、ＮＳＳ信号とＴＣＦ信号の後、またはＮＳＳ信号またはＣＴＣ信号の後に、画情報を送る方法もある。 - 特許庁

The pseudo gray scale processing circuit 3 includes an output pseudo gray scale data calculation part which generates the output pseudo gray scale data y on the basis of carry data CRY which are the carry bits being the sum of the lower bit data uL which are the lower bits (n-m) of the input gray scale data u and state variable data x, and input gray scale data u.例文帳に追加

疑似中間調処理回路３は、入力階調データｕの下位の（ｎ−ｍ）ビットである下位ビットデータｕ^Ｌと状態変数データｘとの和のキャリービットであるキャリーデータＣＲＹと、入力階調データｕとに基づいて、出力疑似階調データｙを生成する出力疑似階調データ算出部とを含む。 - 特許庁

An encoding control part 126 controls a bit use amount of encoding processing so as to make a code amount of an output ES to be a proper amount, and instructs a frame skip control part 127 to perform frame skipping for a predetermined period, skipping frames for the predetermined period by on/off of a switching circuit 122 when the code amount exceeds an allowable amount of a buffer memory 124.例文帳に追加

符号化制御部１２６は、出力ＥＳの符号量が適正量となるように符号化処理のビット使用量を制御し、符号量がバッファメモリ１２４の許容量を超える場合には、フレームスキップ制御部１２７に所定期間のフレームスキップを指示し、スイッチ回路１２２のオン・オフ制御によってフレームを所定期間スキップさせる。 - 特許庁

A semiconductor device 10 is provided with first and second active regions 101A, 101B formed on a semiconductor substrate, a plurality of transistors Tr1, Tr2, etc. formed in the first and second active regions 101A, 101B, and a plurality of bit paired lines BLnT, BLnB (provided that n is a positive integer) extended in an row direction.例文帳に追加

半導体装置１０は、半導体基板上に設けられた第１及び第２の活性領域１０１Ａ、１０１Ｂと、第１及び第２の活性領域１０１Ａ、１０１Ｂ内にそれぞれ設けられた複数のトランジスタＴｒ１、Ｔｒ２、・・・と、列方向に延びる複数のビット線対ＢＬｎＴ、ＢＬｎＢ（但し、ｎは正の整数）とを備えている。 - 特許庁

To provide a technology used in an incoherent synchronous optical code transmission system for expressing (1, 0) of a unipolar code by ON/OFF switching of optical pulse, whereby the receiver side of receiving transmission using a spread code can distinguish the case of receiving a bit "0", using the spread code when there is no transmission signal that uses the spread code.例文帳に追加

光パルスのON／OFFによってユニポーラ符号の(1, 0)を表現するインコヒーレント同期型光符号化伝送システムにおいて、ある拡散符号を用いた伝送を受信した場合、受信側で、その拡散符号を用いたビット‘0’を受信しているときと、その拡散符号を用いた伝送信号なしのときとを区別できる様にすることである。 - 特許庁

Namely, the data driver is technically characterized in temporarily selecting n-pieces of reference current values and thereby selecting/non-selecting them according to the n-bit digital signal to express a desired gray level, being provided with voltage terminals held at a constant voltage and voltage terminals of which the voltage varies for each RGB channel, and thus adjusting the output current values for each color.例文帳に追加

即ち、ｎ個の基準電流値を仮に選定して、ｎビットのデジタル入力信号に従って選択／非選択して所望のグレー階調を表現し、電圧が一定に保持された電圧端と各ＲＧＢチャネル別に電圧が変化する電圧端を備えて各カラー別の出力電流値を調節することを技術的特徴としている。 - 特許庁

The compression method for the BIOS program will not totally compress the entire BIOS program but rather applies compression processing to each size being a greatest common multiple of a block size or each BIOS block unit (8 K bytes, as an example of a 4 M bit flash ROM) by means of Huffman coding, links data after the compression processing to a decrease the size of the program, after compression.例文帳に追加

ＢＩＯＳ全体を纏めて圧縮するのではなく、ＢＩＯＳの各ブロック単位または、ブロックサイズの最大公約数となるサイズ（４ＭビットフラッシュＲＯＭの例では、８Ｋバイト）毎で夫々ハフマン符号化により圧縮処理を行ない、圧縮処理後のデータを連結することでより圧縮後のサイズを小さくする事が可能である。 - 特許庁

To provide a simulation device for a PLC, the simulation device capable of making it easy to understand specifications of an error memory provided by the PLC and to change the logical value of a desired error bit into an error equivalent value by a simple operation without incorporating any dedicated logic for generating errors into a ladder diagram program in using a dedicated error generating command.例文帳に追加

そのＰＬＣが提供する異常メモリの仕様を容易に理解させることができると共に、専用の異常発生命令を使用する場合のように、ラダー図プログラム中に別途異常発生用の専用ロジックを組み込むことなく、所望する異常ビットの論理値を簡単な操作で異常相当値へと変化させることができること。 - 特許庁

In the radio transmitter 100, a hash-value calculating part 131 calculates a hash value from a bit string, showing a device ID of each transmission target device, and arranges a plurality of control channel signals, in a frequency domain which is a mapping resource range of the control channel signals, in the order of a monotone increase or decrease in calculated hash values of the each transmission target device.例文帳に追加

無線送信装置１００において、ハッシュ値算出部１３１が各送信対象装置の装置ＩＤを示すビット列からハッシュ値を算出し、制御チャネル信号のマッピングリソース範囲である周波数領域において、複数の制御チャネル信号を各送信対象装置の算出ハッシュ値が単調に増加又は減少する順序に並べる。 - 特許庁

Eight-bit luminance data (i) by the pixels of a confocal image obtained from a photodetecting element 19 through a 1st A/D converter 41 are stored in a luminance memory Mi through 1st area circuit 51 of a processor and passed through an image signal generating circuit 59 and a composing circuit 56 to generate a display image signal, which is outputted to a display device 47.例文帳に追加

受光素子１９から第１Ａ／Ｄコンバータ４１を経て得られた共焦点画像の画素ごとの８ビット輝度データｉは、処理装置４６の第１領域回路５１を経て輝度メモリＭｉに記憶され、画像信号生成回路５９及び合成回路５６によって表示用画像信号とされ、表示装置４７に出力される。 - 特許庁

Since the level of the digital signal is adjusted in the state of the PCM signal, the number of level adjustment systems can be reduced to one as compared with a configuration in which the level is adjusted after converting to a balanced one-bit signal, thus reducing the number of components for switching input to a level regulator that has been required for sharing the level regulator with the analog signal.例文帳に追加

ディジタル信号をＰＣＭ信号の状態でレベル調整するので、平衡１ビット信号に変換してからレベル調整する構成に比べて、レベル調整系統を１系統に減少させることができ、アナログ信号とレベル調整器を共用するために必要であったレベル調整器への入力切り替えのための部品を削減できる。 - 特許庁

At a transmitter side, a bit rearrangement section 105 rearranges data sequence of coded data outputted from a coder 104 form a higher-degree into a lower-degree according to processing criterion, stores the rearranged data to a transmission sub-frame, stores the valid data length of the coded data to the transmission sub-frame and outputs the transmission sub-frame to a channel multiplex processing section 102.例文帳に追加

送信側で、ビット並替え部１０５は、符号器１０４から出力される符号化データのデータ順位を所定の基準に従って高位から低位に並び替え、その並び替えたデータを伝送サブフレームに格納すると共に、符号化データの有効データ長をその伝送サブフレームに格納し、その伝送サブフレームを回線多重化処理部１０２に出力する。 - 特許庁

To provide a magnetoresistance RAM (MRAM) of a simple structure by forming a cell array by forming a cell having a simple structure and a small cell size by storing two or more data, by coupling an MTJ (Magnetic Tunnel Junction) between a word line and a P-N diode and further coupling a plurality of cells in a NAND type between a bit line and a cell plate.例文帳に追加

ワードラインとＰ−Ｎダイオードとの間にＭＴＪ（ＭａｇｎｅｔｉｃＴｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）を結合して２つ以上のデータを記憶させ、構造が簡単でセルサイズが小さいセルを具現し、さらに、ビットラインとセルプレートとの間に複数個のセルをＮＡＮＤ型に連結してセルアレイを具現することにより、簡単な構造の磁気抵抗ラム（ＭＲＡＭ）を具現する。 - 特許庁

Specifically, when an average value is calculated by performing absolute value addition of an amplitude value of a received signal, a positive side threshold is calculated based on the maximum correlation value obtained by the average value, a value obtained by reversing a code of the positive side threshold is set as a negative side threshold and a data decoding means decodes the data bit based on the correlation value and the thresholds.例文帳に追加

具体的には、受信信号の振幅値を絶対値加算して平均値を算出すると、その平均値より得られる最大の相関値に基づいて正側閾値を算出し、その正側閾値の符号を反転させたものを負側閾値として設定し、データ復号手段は、相関値と閾値とに基づいてデータビットを復号する。 - 特許庁

A setting operator generates a drawn image of the monitor area by an image drawing function while viewing the image on the monitor, the data setting device 5 stores data of the drawn and generated monitor area in a bit map form, the data setting device 5 transmits the data to the camera sensors via the network 4 and a storage section 23 of each camera sensor stores the data.例文帳に追加

設定操作者はモニタ上の画像を見ながら描画機能により監視領域を描画作成し、この描画作成した監視領域のデータをビットマップ形式でデータ設定装置５に保存するとともにデータ設定装置５から当該カメラセンサへネットワーク４を介して送信し、当該カメラセンサの記憶部２３に記憶保存させる。 - 特許庁

To obtain a DRAM semiconductor memory in which a high speed operation can be realized which securing operation margin by dissolving the restriction of connection relation between a pair of bit lines and a pair of data buses by a column selection gate in a DRAM of a direct sense system, and optimizing independently the internal timing control at the read-out and the internal timing control at the time of write-in.例文帳に追加

ダイレクトセンス方式のＤＲＡＭにおけるコラム選択ゲートによる、ビット線対とデータバス対との接続関係の制約を解消するとともに、読み出し時の内部タイミング制御と書き込み時の内部タイミング制御とを独立して最適化することで、動作マージンを確保しながら高速動作を実現できるＤＲＡＭ半導体記憶装置を提供する。 - 特許庁

In the calculation system of the door opening permission range, specific information bit of a center of a platform is added to absolute position information transmitted by TP (transponder) and the maximum value of usual addition error is varied, thereby, the calculation of the present position is accomplished without unnecessarily increasing TP and safety of door control is ensured.例文帳に追加

本発明は、ＴＰが送信する絶対位置情報に、プラットフォーム中央という特殊情報ビットを追加し、通常の積算誤差の最大値を変化させることによって、ＴＰを必要以上に増やすことなく、現在位置計算を実現し、ドア制御の安全性を確保するドア開許可範囲の計算システムを特徴とする。 - 特許庁

A DRAM apparatus has a bit line, a word line and a memory cell, and further has a word line potential control circuit that connects the word line and a counter electrode HVC1P of a plate of the memory cell during a predetermined period when a potential of the word line WL is switched from a selection potential VBOOT to a non-selection potential VNB.例文帳に追加

本発明に係るＤＲＡＭ装置は、ビット線と、ワード線と、メモリセルとを備えるＤＲＡＭ装置であって、前記ワード線ＷＬを選択電位ＶＢＯＯＴから非選択電位ＶＮＢに切り替える場合の所定期間に、前記ワード線と前記メモリセルのプレートの対極ＨＶＣ１Ｐとを接続するワード線電位制御回路を備えるものである。 - 特許庁

To deal with channel hopping in an encoding system with a function of distributing the sequence parameter set information and the picture parameter set information through the outband (other than video encoded bit streams) in units of slices, and control a receiver when the same ID is used among different channels or the number of combined parameters exceeds the limited number of IDs.例文帳に追加

スライスを単位とし、アウトバンド（映像符号化ビットストリーム外）でシーケンスパラメータ設定情報やピクチャパラメータ設定情報を配信する機能を持つ符号化方式でのチェンネルホッピングに対応し、異なるチェンネルで同じＩＤを使用した場合やパラメータの組み合わせが限られたＩＤ数を超えた場合に受信機の制御を可能とする。 - 特許庁

The parent machine 12 generates an input data frame of a prescribed form containing a bit array showing the on/off states, sends the data frame to the processor of a home video game machine 2 in accordance with a prescribed communications protocol on the basis of the on/off state signal transmitted from the subsidiary machines 14 and the on/off state signal of the push-button switch 16 of the parent machine 12 itself.例文帳に追加

親機１２は、子機１４から伝達されたオンオフ状態信号と親機１２自身の押釦スイッチ１６のオンオフ状態信号とに基づいて、これらのオンオフ状態を表すビット列を含む所定形式の前記入力データフレームを生成し、そのデータフレームを所定の通信プロトコルに従って家庭用テレビゲーム機２のプロセッサに向けて送信する。 - 特許庁

A computing element 15 identifies the peak in the amount of received light for the convergence spot SP by using numerical value data; output as serial data from the linear sensor 14, of the amount of the light received for each of 102 light-receiving elements 18; and calculates the distance to the object A1 to output a calculated result as 4-bit parallel data through output terminals OUT1-OUT4.例文帳に追加

演算素子１５は、リニアセンサ１４からシリアルデータで出力される１０２個の受光素子１８のそれぞれの受光量の数値データを用いて収束スポットＳＰの受光量ピークを識別して、測定対象Ａ１までの距離を演算し、演算結果を出力端子ＯＵＴ１〜ＯＵＴ４を通じて４ビットのパラレルデータで出力する。 - 特許庁

The semiconductor memory device comprises a semiconductor layer 13 formed on an insulating film 12, and a memory cell array having a plurality of memory cells 10 in which first and second transistors Tr1, Tr2 formed in the semiconductor layer are connected in series, formed and disposed in a matrix state connected to a bit line BL in which one side of the cell is connected and a reference potential is imparted to other side.例文帳に追加

絶縁膜１２上に形成された半導体層１３と、半導体層内に形成された第１および第２のトランジスタTr1，Tr2が直列接続されたメモリセル１０が複数個マトリックス状に配置形成され、前記メモリセルの一方側が接続されたビット線ＢＬに接続され、他方側に基準電位を与えられたメモリセルアレイとを備える。 - 特許庁

Then, RS flip-flop 23 is set by an OR condition of the pulse output by the rising pulse generation part 29, reset by the pulse output by the falling pulse generation part 30 and a counter 26 which measures one bit period is cleared at a state that the RS flip-flop 23 is reset and when the OR condition of the pulse is established.例文帳に追加

そして、ＲＳフリップフロップ２３を、立上りパルス発生部２９より出力されるパルスのＯＲ条件でセットして立下りパルス発生部３０より出力されるパルスでリセットし、１ビット期間を計測するカウンタ２６をＲＳフリップフロップ２３がリセット状態で且つ前記パルスのＯＲ条件が成立した場合にクリアする。 - 特許庁

Quick access to program searching of a video-recorded program and the intuitive and comprehensive grasping of video-recorded contents are realized by using a digital bit stream recording and reproducing device 10 which records sample video corresponding to the program of a recording tape in a VTR 2 through the use of an HDD 3 to display all the sample images on one screen by a multi-screen display part 6.例文帳に追加

ＶＴＲ２内の記録テープの番組と対応したサンプル映像を、ＨＤＤ３を用いて記録し、マルチ画面表示部６により全サンプル画像を一つの画面に表示するようにしたデジタルビットストリーム記録再生装置１０を用いて、録画番組の頭出しのクイックアクセスと、録画内容の直感的かつ網羅的な把握を実現した。 - 特許庁

When the execution of game control is to be started by the CPU of a microcomputer for the game control or the like, by reading numerical data from a random number value register and changing the bit value of random number latch flag data RDFM0 and random number latch flag data RDFM1 from "1" to "0" or the like, a corresponding random number latch flag is set to an OFF state.例文帳に追加

遊技制御用マイクロコンピュータのＣＰＵなどにより遊技制御の実行が開始されるときには、乱数値レジスタから数値データを読み出して、乱数ラッチフラグデータＲＤＦＭ０や乱数ラッチフラグデータＲＤＦＭ１のビット値を“１”から“０”へと変化させることなどにより、対応する乱数ラッチフラグをオフ状態に設定する。 - 特許庁

To provide a technology used in a system for realizing synchronous multiplexing access, employing an incoherent synchronous OCDM for expressing (1, 0) of a unipolar code by ON/OFF switching of optical pulse, whereby the receiver side of receiving transmission using a spread code can distinguish when a bit "0" is received, using the spread code when there is no transmission signal using the spread code.例文帳に追加

光パルスのON／OFFによってユニポーラ符号の(1, 0)を表現するインコヒーレントOCDMを用いる同期型の多重アクセスが実現されているシステムにおいて、ある拡散符号を用いた伝送を受信した場合、受信側で、その拡散符号を用いたビット‘0’を受信しているときと、その拡散符号を用いた伝送信号なしのときとを区別できる様にすることである。 - 特許庁

Even when failed to receive a radio signal, if a radio wave is captured by a radio-wave check and an identification bit pattern BP is detected, a control part 1 considers that it is switched from a transmission period to a pause period and allows a timer to start counting of an intermittent reception interval, by setting the intermittent reception interval to the same time duration as the pause period.例文帳に追加

無線信号の受信に失敗したとしても、電波チェックによって電波が捉えられており且つ識別用ビットパターンＢＰが検出されていれば、制御部１は送信期間から休止期間へ切り換わったとみなし、間欠受信間隔を休止期間と同じ時間に設定してタイマによる間欠受信間隔のカウントを開始させる。 - 特許庁

To minimize a standby current IDD2P and an operating current by controlling turn-on/turn-off operating time of a voltage driving means of the end terminal to be the same using a PMOS transistor and an NMOS transistor of a low threshold voltage are used for a driver terminal, and stably driving a bit line pre-charge voltage and a cell plate voltage at a low power source voltage.例文帳に追加

ドライバー端にしきい電圧の低いＰＭＯＳトランジスタとＮＭＯＳトランジスタとを用いて、最終端の電圧駆動手段のターンオン／ターンオフ動作時間が同じになるように制御し、低電源電圧状態で、ビットラインプリチャージ電圧又はセルプレート電圧を安定的に駆動し、待機電流ＩＤＤ２Ｐ及び動作電流を最小化すること。 - 特許庁

A voltage value output as a differential signal from a first and a second output terminal of the differential amplifier section 21 is converted into a six-bit digital value by a sequential comparison type AD converter circuit (which consists of the first variable capacity section 22A, the second variable capacity section 22B, and the comparator section 23 and connection control section 24) and then is output.例文帳に追加

差動増幅部２１の第１出力端子および第２出力端子から差動信号として出力された電圧値は、逐次比較型ＡＤ変換回路（第１可変容量部２２Ａ，第２可変容量部２２Ｂ，比較部２３および接続制御部２４からなる。）により、６ビットのデジタル値に変換されて出力される。 - 特許庁

A coding circuit 102 of this data transmitter assembles a plurality of tributary signals demultiplexed by a serial parallel conversion circuit 101 into frames, a parallel serial conversion circuit 104 multiplexes signals that are subject to only bit synchronization among the tributary signals by delay circuits 103 and transmits the multiplexed signal to a transmission line 110.例文帳に追加

データ送信装置１０が、直並列変換回路１０１により多重分離された複数のトリビュタリ信号を符号化回路１０２によりフレーム化し、遅延回路１０３によりトリビュタリ信号間の同期としてビット同期のみをおこなった信号を並直列変換回路１０４により多重化して伝送路１１０上に送信する。 - 特許庁

In this system for connecting a master IC and the plural slave ICs via a bus, when the number of the slave ICs is few, minimum bits required for discriminating the individual slave ICs are used for address data, and residual bits in bit data originally assigned for the address data are assigned for transferring the data.例文帳に追加

バスを介して、マスターＩＣと複数のスレーブＩＣが接続されて成るシステムにおいて、スレーブＩＣの数が少ない場合には、個々のスレーブＩＣを識別するのに必要最小限のビットをアドレスデータ用に使用すると共に、元々アドレスデータ用に割り当てられているビットデータの内の残りのビットをデータ転送用に割り当てることを特徴とする。 - 特許庁

The ferroelectric memory device has a lower electrode 109, a capacitive insulating film 112 consisting of a ferroelectric film, and an upper electrode 113, which are sequentially formed on a first interlayer insulating film 105 on a semiconductor substrate 100, and is also provided with a plurality of ferroelectric capacitors arranged in the word line direction and the bit line direction.例文帳に追加

強誘電体メモリ装置は、半導体基板１００上の第１の層間絶縁膜１０５の上に順次形成された下部電極１０９、強誘電体膜よりなる容量絶縁膜及１１２び上部電極１１３を有し、ワード線方向及びビット線方向に配置された複数の強誘電体キャパシタを備えている。 - 特許庁

In the semiconductor memory device being an amplification type cross point memory, a reset switch Trst short-circuiting a common node electrode NE to ground any time is provided, the common node electrode NE is kept in a state of being separated from a bit line BL, the reset switch Trst is transited from on to off and from off to on.例文帳に追加

増幅型クロスポイントメモリとしての半導体記憶装置において、共通ノード電極ＮＥを適時グランドにショートさせるリセットスイッチＴｒｓｔを設置し、さらにメモリユニットＭＵからのデータ読出時には、共通ノード電極ＮＥはビット線ＢＬから切り離されたままの状態に保ち、リセットスイッチＴｒｓｔをオンからオフに、そしてオフからオンに遷移させる。 - 特許庁

When the free capacity Y of a spool area is smaller than the predicted data volume k×X of data to be printed converted into a bit image format, a printer driver interface module starts the transmission of the data to be printed to a printer driver after waiting until the free capacity Y becomes larger the predicted data volume k×X.例文帳に追加

プリンタドライバインタフェースモジュールは、スプール領域の空き容量Ｙがビットイメージ形式に変換したときの印刷対象データの予測データ量ｋ×Ｘより小さい場合、スプール領域の空き容量Ｙが印刷対象データの変換後の予測データ量ｋ×Ｘより大きくなるのを待って印刷対象データをプリンタドライバに送信開始する。 - 特許庁