「Bit」に関連した英語例文の一覧と使い方(522ページ目) - Weblio英語例文検索

The MRAM device is provided with electrodes (first electrodes) TA1, TA2 of memory cell access transistors on a substrate 51, magnetic tunnel junction elements 86a, 86b electrically connected to the first electrodes TA1, TA2, and a bit line (a second electrode) 91 electrically connected to the first electrodes TA1, TA2 through the magnetic tunnel junction elements 86a, 86b.例文帳に追加

前記ＭＲＡＭ装置は、基板５１上のメモリセルアクセストランジスタの電極（第１電極）ＴＡ１，ＴＡ２、該第１電極ＴＡ１，ＴＡ２に電気的に連結された磁気トンネル接合要素８６ａ、８６ｂおよび該磁気トンネル接合要素８６ａ、８６ｂを通じて第１電極ＴＡ１，ＴＡ２に電気的に連結されたビットライン（第２電極）９１を備える。 - 特許庁

A sensor ECU 3 of the sensor signal processing apparatus 6 sets the gain of a variable-gain amplifier 9, which amplifies and outputs analog sensor signals, adds information on the setting of the gain as a range bit to data of sensor signals converted from analog into digital form by an A/D converter 10, and outputs it to an ECU 4 for airbags and an ECU 5 for VSC.例文帳に追加

センサ信号処理装置６のセンサＥＣＵ３は、アナログのセンサ信号を増幅して出力する可変ゲインアンプ９のゲインを設定すると共に、Ａ／Ｄ変換器１０によりＡ／Ｄ変換されたセンサ信号のデータに、前記ゲインの設定に関する情報をレンジビットとして付加し、エアバッグ用ＥＣＵ４やＶＳＣ用ＥＣＵ５に出力する。 - 特許庁

Out of a wiring group which forms a first current path that passes through the selected memory cell RMC# and a second current path that passes a selected reference cell RMC# upon data reading, wirings (ground wirings GL1 and GL2, and bit lines BL and /BL) arranged along a different direction from a reference cell RMC are formed with metal wirings having low resistance.例文帳に追加

データ読出時に選択メモリセルＲＭＣ♯を通過する第１の電流経路および選択リファレンスセルＲＭＣ＃を通過する第２の電流経路を形成する配線群のうち、リファレンスセルＲＭＣと異なる方向に沿って配置される配線（接地配線ＧＬ１，ＧＬ２およびビット線ＢＬ，／ＢＬ）は、低抵抗の金属配線で形成される。 - 特許庁

This system is equipped with a serial-parallel converting circuit 152 which converts an inputted specified frequency of a serial signal into an n-bit parallel signal having frequency of 1/n of the frequency, a voltage converting circuit 151 which reduces the voltage level of a signal to be transmitted, and a low pass filter 153 which removes the higher harmonic components of the signal to be transmitted.例文帳に追加

入力された所定周波数のシリアル信号を、前記周波数の１／ｎ倍の周波数を有するｎビットのパラレル信号に変換するシリアル−パラレル変換回路１５２と、送信すべき信号の電圧レベルを低減するための電圧変換回路１５１と、送信すべき信号の高調波成分を除去するローパスフィルタ１５３とを備える。 - 特許庁

A CPU 8 discriminates a compression rate and/or a compression system of audio data D1 on the basis of a data signal S1 with respect to a sampling frequency and a quantization bit number sent from a DSP 2 and refers to a data table having been stored in advance in a memory 9 to read a variable in response to the compression rate and/or the compression system.例文帳に追加

ＣＰＵ８が、ＤＳＰ２から送出されるサンプリング周波数および量子化ビット数に関するデータ信号Ｓ１に基づきオーディオデータＤ１の圧縮率及び／又は圧縮方式を判定し、メモリ９に予め記憶されているデータテーブルを参照して、その圧縮率及び／又は圧縮方式に応じた変数値を読み込む。 - 特許庁

A nonlinear filter corrector 250, coupled with the multi-bit output port 216o of the modulator 216 incorporates a cross filter 252, a weighting multiplier 256 coupled with a tap 254 of the filter 252, and adders 258 and 260 coupled with the multiplier 256 and generate a corrected signal, based on the inferred dynamic error of the ADC 210.例文帳に追加

変調器２１６のマルチビット出力ポート２１６ｏに結合された非線形フィルター修正器２５０は、横断フィルター２５２と、横断フィルター２５２のタップ２５４に結合された重み乗算器２５６と、前記乗算器に結合された加算装置２５８，２６０とを含み、Σ−△ＡＤＣの動的誤差の推定に基づいて修正信号を生じる。 - 特許庁

In a driving method for a semiconductor device in which writing with multiple values is performed, a signal line for controlling on/off of a writing transistor for writing is disposed along a bit line in a memory cell including a transistor including an oxide semiconductor layer, and the voltage applied to a capacitor at the readout operation is also utilized at the writing, thereby performing writing with multiple values.例文帳に追加

多値書き込みを行う半導体装置の駆動方法において、酸化物半導体層を含むトランジスタを用いたメモリセルに、書き込みを行う書き込みトランジスタのオンオフを制御する信号線を、ビット線に沿うように配置し、読み出し動作時に容量素子に与える電圧を書き込み時にも利用して、多値書き込みを行う。 - 特許庁

After the value of each bit constituting the first upper count value is inverted, the upper counter 101 counts on a count clock that is a single output signal constituting a second lower phase signal output from the delay circuit and furthermore counts on a count clock output from the lower counter 103 to acquire a second upper count value.例文帳に追加

第1の上位計数値を構成する各ビットの値が反転された後、上位カウンタ101は、遅延回路から出力される第2の下位位相信号を構成する1つの出力信号をカウントクロックとしてカウントを行い、さらに下位カウンタ103から出力されるカウントクロックに基づいてカウントを行って第2の上位計数値を取得する。 - 特許庁

The UWB transmission device is embodied which includes a DPSK conversion unit for creating a bitstream by using a change in data stream, a UWB modulating unit for modulating each bit of the converted bitstreams into UWB pulse having different phases 0 and 1, and an RF module for transmitting the generated UWB pulse series to a radio channel.例文帳に追加

データストリームの変化を用いてビットストリームを作るＤＰＳＫ変換部と、変換されたビットストリームの各ビットを０と１とに異なる位相を有させるＵＷＢパルスに変調させるＵＷＢ変調部、及び変調されたＵＷＢパルス列を無線チャンネルに送信させるＲＦモジュールを含むＵＷＢ送信器を具現する。 - 特許庁

A system 100B and the method have high robustness against propagation errors by reducing error propagation of a video data stream, refreshing microblocks, reducing a frame rate in a video data stream, generating error correction information on a medium stream, executing bit rate allocation to the video data stream, and detecting scene change in the video data stream.例文帳に追加

ビデオデータストリームの誤り伝搬の低減、マクロブロックのリフレッシュ、ビデオデータストリーム内のフレームレートの低減、媒体ストリームの誤り訂正情報の生成、ビデオデータストリームのビットレート割り当ての実行、及びビデオデータストリーム内のシーン変化の検出を行うことにより、伝搬誤りに対する耐久性の高いシステム１００Ｂ及び方法を提供する。 - 特許庁

For the arithmetic encoding/decoding method for arithmetically encoding/decoding multilevel image information composed of plural bit planes while referring to context information, the encoding/decoding order is determined, so that the context information corresponding to an encoding/decoding object pixel can be determined while preceding for at least two cycles of the encoding/decoding object pixel.例文帳に追加

複数のビットプレーンからなる多値画像情報をコンテキスト情報を参照して算術符号化／復号化する算術符号化／復号化方法であって、符号化／復号化対象画素に対するコンテキスト情報が前記符号化／復号化対象画素の少なくとも２サイクル先行して確定するように、符号化／復号化順序を定めた。 - 特許庁

A main control board C is structured so as to send a control command of a first byte and then send a control command of a second byte whose most significant bit value is reversed from the control command of the first byte after outputting one strobe ON signal and performing a prescribed waiting process when sending a control command of two bytes to a subsidiary board S.例文帳に追加

主制御基板Ｃは、サブ基板Ｓへ２バイトの制御用コマンドを送信する場合に、１バイト目の制御用コマンドを送信し、その後、１のストローブＯＮ信号を出力し、所定の待機処理を実行した後、１バイト目の制御用コマンドと最上位ビットの値が反転した２バイト目の制御用コマンドを送信するように構成されている。 - 特許庁

Since pre-charge voltage VBP can be lowered even when the second voltage VPP is lowered and the 'H' level memory write-in potential is reduced by generating bit line pre-charge voltage VBP by referring to the first voltage VDD and the second voltage VPP, the 'H' level read-out margin can be increased.例文帳に追加

第１の電圧ＶＤＤ及び第２の電圧ＶＰＰを参照することによってビット線プリチャージ電圧ＶＢＰを発生することにより、第２の電圧ＶＰＰが小さくなって”Ｈ”レベルメモリ書き込み電位が減少した際にもプリチャージ電圧ＶＢＰを低くすることができるため、”Ｈ”レベル読み出しのマージンを大きくすることができる。 - 特許庁

To provide an error correction processing device and an error correction processing method which can easily perform conversion processing of a digital information sequence and a parity bit sequence for error correction to be added to it, to a form responding to a request of a recording and reproduction system and also can shorten recording data length.例文帳に追加

この発明は、デジタル情報系列及びそれに付加する誤り訂正用のパリティビット系列に対して、記録再生系の要求に応じた形態への変換処理を容易に行なうことができ、しかも記録するデータ長も短くし得る誤り訂正処理装置及び誤り訂正処理方法を提供することを目的としている。 - 特許庁

To provide an error correcting unit and an error correcting method which can quickly and easily encode an information bit series into an odd parity LDPC code by a simple configuration by applying a variety of high speed coding algorithm developed for even parity LDPC coding.例文帳に追加

この発明は、偶数パリティＬＤＰＣ符号の符号化のために開発された種々の高速符号化アルゴリズムを適用して、情報ビット列の奇数パリティＬＤＰＣ符号への符号化処理を簡易な構成で迅速かつ容易に行なうことができるようにした誤り訂正処理装置及び誤り訂正処理方法を提供することを目的としている。 - 特許庁

A soft output decoding circuit 90 in an element decoder generates conclusion information in an encoder based on externally provided conclusion time information TTNP and conclusion state information TTNS, and input bit number information IN and memory number information MN provided from a code information generating circuit 151.例文帳に追加

要素復号器における軟出力復号回路９０は、外部から供給される終結時刻情報ＴＴＮＰ及び終結ステート情報ＴＴＮＳと、符号情報生成回路１５１から供給される入力ビット数情報ＩＮ及びメモリ数情報ＭＮとに基づいて、符号化装置における終結情報を生成する。 - 特許庁

The entropy decoding method includes a step for performing symbol decoding in units of a corresponding symbol according to a context model determined in units of 2-4 symbols for the bit sequence of a received residual video, and a step for arranging the decoded coefficients of the residual video in the original order in a frequency region.例文帳に追加

本発明によるエントロピーデコーディング方法は、受信された残差映像のビット列に対して２個乃至４個のシンボル単位で定められたコンテキストモデルに従って対応するシンボル単位でシンボルデコーディングを行うステップと、前記残差映像のデコーディングされた係数を周波数領域で元来の順序に整列するステップとを有する。 - 特許庁

A series of hardware pipeline units each processing a stride during prefix search operations on a multi-bit trie includes, within at least one pipeline unit other than the last pipeline unit, a mechanism for retiring search results from the respective pipeline unit rather than passing the search results through the remaining pipeline units.例文帳に追加

マルチビットトライに関するプレフィックス検索動作期間中各々がストライドを処理する一連のハードウエアパイプラインユニットが、最後のパイプラインユニット以外の少なくとも１つのパイプラインユニット内において、検索結果を残りのパイプラインユニットを介して通過させるのではなく夫々のパイプラインユニットから検索結果をリタイアさせるメカニズムを包含している。 - 特許庁

In the arithmetic operation apparatus to conduct data transformation processing such as a non-linear transform processing, input bit transition processing is executed in a pre-charge phase wherein all the selector input values comprising the logic circuit are kept at the same value and, after the transition processing is completed, the phase is shifted to an evaluation phase and output bits based on the data transformation processing are generated.例文帳に追加

非線形変換処理などのデータ変換処理を行う演算装置において、論理回路を構成するセレクタ入力値をすべて同一値に維持したプリチャージ・フェーズにおいて入力ビット遷移処理を実行させ、遷移処理終了後にエバリュエーション・フェーズへ移行してデータ変換処理に基づく出力ビット生成を行なう。 - 特許庁

To provide cell arrangement in which data destruction in a memory cell pair of a half-select state, which is concern during write operation of a high reliability mode, is prevented, in a semiconductor memory in which bit reliability of a memory cell can be changed dynamically in accordance with an application and a memory status, stability of operation is secured, and low power consumption and high reliability can be achieved.例文帳に追加

アプリケーションやメモリ状況に応じてメモリセルのビット信頼性を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現できる半導体メモリにおいて、高信頼モードの書込み動作時に懸念される、ハーフセレクト状態のメモリセルペアにおけるデータ破壊を防止するセル配置を提供する。 - 特許庁

The excessive increase of Vch2 is prevented by modifying the voltage applied to string select line and/or to the bit line BL, or the pass voltage Vpass applied to the unselected word lines WL<i+1 through WL<n->, only if the selected word line WL <i> location (i) is equal or greater than a predetermined location number (x).例文帳に追加

選択ワードラインＷＬ＜ｉ＞の位置ｉが予め決定、又は記憶された位置ナンバｘより大きい、或いは同一である場合に、第２ローカルチャンネルＣｈ２電位の過度な上昇は、ストリング選択ライン、ビットラインＢＬ、又は非選択ワードラインＷＬ＜ｉ＋１〜ＷＬ＜ｎ−＞に印加されるパス電圧Ｖｐａｓｓを調整することによって防止される。 - 特許庁

An electrode film 109 in the lower part of a capacitor is left on a wiring layer 108c above a dummy transistor DTr, and when the capacitor is processed by removing an electrode film 111 and a ferroelectric film 110 at its top, the wiring layer 108c is prevented from being removed so as to ensure that a diffused layer 102c and a bit line of a selected transistor STr are connected.例文帳に追加

ダミートランジスタＤＴｒ上方の配線層１０８ｃ上にキャパシタ下部電極膜１０９を残しておき、キャパシタ上部電極膜１１１及び強誘電体膜１１０の除去によるキャパシタ加工の際に、配線層１０８ｃが除去されることを防止し、選択トランジスタＳＴｒの拡散層１０２ｃとビット線との接続を確保する。 - 特許庁

The moving picture data are decoded by making a choice between a normal decoding means of performing decoding processing according to a normal moving picture encoding system and a simplified encoding means of performing simplified encoding processing of the moving picture encoding system according to a reproduction speed inputted to a reproduction speed input part 1 and the bit rate of the moving picture data.例文帳に追加

再生速度制御部１に入力された再生速度や動画像データのビットレートに応じて、通常の動画像符号化方式に従って復号処理する通常の復号手段と該動画像符号化方式を簡易化した復号処理をする簡易化復号手段とのいずれかを選択して動画像データを復号処理する。 - 特許庁

The ferroelectric memory has a transistor 7 having a pair of source/drain regions 3 and 4, a lower electrode 9 connected to the source and drain regions 3 of the transistor 7, a ferroelectric layer 10 formed on the lower electrode 9, and a memory cell 50 including a bit line 11 formed on the ferroelectric layer 10.例文帳に追加

この強誘電体メモリは、一対のソース／ドレイン領域３および４を有するトランジスタ７と、トランジスタ７のソース／ドレイン領域３および４に接続された下部電極９と、下部電極９上に形成された強誘電体層１０と、強誘電体層１０上に形成されたビット線１１とを含むメモリセル５０とを備えている。 - 特許庁

In a system transmitting variable length codewords (for example, MPEG codewords) in data packets by a data and header synthesizer 15, an encoder fills an incomplete data packet having a smaller number of words than a specified number with "zero words" (blank (zero bit) words) having no function to construct a complete data packet including the specified number of words.例文帳に追加

符号化器は、データおよびヘッダ合成機１５により、データ・パケット内で可変長符号ワード（例えば、ＭＰＥＧ符号ワード）を伝送するシステムにおいて、規定された数よりも少ないワードを有する不完全なデータ・パケットに、機能のない”ゼロ・ワード”（空白（ゼロにされたビット）ワード）を満たして、規定された数のワードを備えた完全なデータ・パケットを構成する。 - 特許庁

When a sequence of digital speech samples is encoded into a bit stream, the digital speech samples are divided into one or more frames, and model parameters (205) are calculated by the frames and quantized (210) to generate pitch bits transmitting pitch information, voicing bits transmitting voicing information, and gain bits transmitting signal level information.例文帳に追加

ディジタル音声サンプルのシーケンスをビット・ストリームにエンコードする場合、ディジタル音声サンプルを１つ以上のフレームに分割し、フレーム毎にモデル・パラメータ（２０５）を計算し、モデル・パラメータを量子化（２１０）して、ピッチ情報を伝達するピッチ・ビットと、発声情報を伝達する発声ビットと、信号レベル情報を伝達する利得ビットとを生成することを含む。 - 特許庁

Image data stored in a frame memory 2 are properly read out and the image data of a reference block are supplied to a bit mask circuit 21, which sets the data of bits to '0' from the LSB to the MSB by as many as specified with the control signal from a power control circuit 23 and supplies them to a moving vector detecting circuit 11.例文帳に追加

フレームメモリ２に記憶されている画像データは、適宜読み出され、そのうちの基準ブロックの画像データは、ビットマスク回路２１に供給され、そこで、電力制御回路２３からの制御信号により指定された数分だけ、LSBからMSBに向かう順番で、ビットのデータが”０”と設定され、動きベクトル検出回路１１に供給される。 - 特許庁

Namely, the device performs the rate control making the maximum permissible bit rate corresponding to the maximum throughput calculated on the basis of a data transceiving period which eliminates a non-execution period of data transceiving which does not contribute to the data transceiving, or the maximum throughput calculated on the basis of a receiving interval of continuous transmission packets measured by a client, as an upper limit.例文帳に追加

すなわち、データ送受信に対する寄与のないデータ送受信非実行期間を省いたデータ送受信期間に基づいて算出される最大スループット、あるいは、クライアントで計測される連続送信パケットの受信間隔に基づいて算出した最大スループットに相当する最大許容ビットレートを上限としたレート制御を行う。 - 特許庁

Information is written by turning on the writing transistor so that a potential of the bit line is supplied to a node where one of a source electrode and a drain electrode of the writing transistor and a gate electrode of the reading transistor are electrically connected, and then turning off the writing transistor so that a predetermined amount of charge is held in the node.例文帳に追加

情報の書き込みは、書き込み用トランジスタをオン状態とすることにより、書き込み用トランジスタのソース電極またはドレイン電極の一方と、読み出し用トランジスタのゲート電極が電気的に接続されたノードにビット線の電位を供給し、その後、書き込み用トランジスタをオフ状態とすることにより、ノードに所定量の電荷を保持させる。 - 特許庁

A semiconductor memory includes: a sense amplifier that operates in response to the activation of a sense amplifier enable signal and determines a logic stored in a memory cell depending on a voltage of a bit line which is changed according to a cell current flowing through a real cell transistor; a replica cell transistor connected in series between a first node and a ground line; and a timing generation unit.例文帳に追加

半導体メモリは、センスアンプイネーブル信号の活性化に応答して動作し、リアルセルトランジスタに流れるセル電流により変化するビット線の電圧に応じて、メモリセルに保持されている論理を判定するセンスアンプと、第１ノードと接地線の間に直列に接続されたレプリカセルトランジスタと、タイミング生成部とを有している。 - 特許庁

If the numbers of bits of DCI formats computed in step S100 are equal and there is a DCI format arranged in the area where the common search area overlaps the mobile station apparatus specific search area in step S102, the mobile station apparatus and the base station apparatus insert one bit into any one of DCI formats (step S103).例文帳に追加

ステップＳ１０２において、ステップＳ１００で計算したＤＣＩフォーマットそれぞれのビット数が同じであり、共通探索領域と移動局装置固有探索領域が重複する領域に配置するＤＣＩフォーマットがある場合、移動局装置と基地局装置は、どちらかのＤＣＩフォーマットに１ビットを挿入する（ステップＳ１０３）。 - 特許庁

A moving image encoding device 10 for encoding a moving image comprises: a VBV model part 4 to simulate an occupancy amount (VBV buffer occupancy amount) of a code buffer in decoding; and a bit rate control part 5 to determine a quantization width (quantization scale 18) according to a change speed of the occupancy amount of the code buffer so as to increase the occupancy amount of the code buffer.例文帳に追加

動画像を符号化する動画像符号化装置１０であって、復号における符号バッファの占有量（ＶＢＶバッファ占有量）をシミュレーションするＶＢＶモデル部４と、符号バッファの占有量が増加するように、符号バッファの占有量の変化速度に応じて量子化幅（量子化スケール１８）を決定するビットレート制御部５とを備える。 - 特許庁

A relay station 20 stores received packets in a transfer buffer corresponding to each of transmission reception stations 10a and 10b, inverts a bit string in the packet corresponding to the transmission reception station 10b of the packets output from each transfer buffer to be encoded with the packet corresponding to the transmission reception station 10a using network-coding to generate a NC packet, and transmits the generated packet.例文帳に追加

中継局２０は受信パケットを送受信局１０ａ、１０ｂに対応した転送バッファにそれぞれ格納し、各転送バッファが出力したパケットにおいて、送受信局１０ｂに対応するパケットのビット列を反転させて、送受信局１０ａに対応するパケットとネットワークコーディングの符号化を行なってＮＣパケットを生成して送信する。 - 特許庁

By having a dummy cell array 201 arranged in a memory cell array 101, and an intermediate buffer 300 arranged between the dummy cell array and the input-output circuits 400, control signal of the input-output circuit 400 can be operated at a high speed and at a high frequency in the memory of a large bit width, while the effect of increasing area to the absolute minimum is suppressed.例文帳に追加

ダミーセルアレイ２０１をメモリセルアレイ１０１内に配置し、中間バッファ３００を入出力回路４００の間に配置することにより、ビット幅の大きなメモリにおいても面積増大効果を最小限に抑えつつ、入出力回路４００の制御信号を高速かつ高周波で動作させることを可能にする。 - 特許庁

Next, the calculated error rate is compared with a predetermined reference error rate threshold, and when the calculated error rate becomes lower than the reference error rate threshold, it is determined that pattern synchronization is obtained between the compared reference pattern and measured signal, and the bit number N of the reference pattern synchronized in pattern with the measured signal is multiplied by integer to obtain a frequency division ratio M.例文帳に追加

次に、算出したエラーレートと予め設定された基準エラーレート閾値とを比較し、算出したエラーレートが基準エラーレート閾値を下回った場合に、比較した基準パターンと被測定信号とがパターン同期したと判別し、被測定信号とパターン同期した基準パターンのビット数Ｎを整数倍して分周比Ｍを取得する。 - 特許庁

The D/A conversion device includes a plurality of D/A conversion circuits 20a to 20c each having N pieces of first transistors as an N-bit current source, and a gate potential generation circuit 10 which generates potential at gates of the N pieces of first transistors to pass binary-weighted currents through the plurality of D/A conversion circuits 20a to 20c.例文帳に追加

Ｎビットの電流源であるＮ個の第１トランジスタをそれぞれ有する複数のＤ／Ａ変換回路２０ａ〜２０ｃと、前記複数のＤ／Ａ変換回路２０ａ〜２０ｃそれぞれにおける前記Ｎ個の第１トランジスタのゲートにバイナリ重み付けされた電流を流すための電位を発生させるゲート電位発生回路１０とを有する。 - 特許庁

A word line driver 23 applies voltage VSS to a selection word line WL, and applies such voltage VUX' of voltage value that potential difference applied to the memory cell MC arranged at the crossing part of the selection-driven bit line BL and the dummy word line DummyWL is smaller than ON-voltage Von of a diode Di.例文帳に追加

ワード線ドライバ２３は、選択ワード線ＷＬに電圧ＶＳＳを印加するとともに、ダミーワード線ＤｕｍｍｙＷＬに、選択駆動されたビット線ＢＬとダミーワード線ＤｕｍｍｙＷＬとの交差部に配置されるメモリセルＭＣにかかる電位差がダイオードＤｉのオン電圧Ｖｏｎより小さくなるような電圧値の電圧ＶＵＸ’を印加する。 - 特許庁

An input processing section 11B outputs an image data valid signal VA1 indicating for each pixel whether or not image data given according to a synchronizing signal are valid, and adds a start bit ST1 for displaying whether it is a first pixel of a frame and outputs as an image data signal when abnormality in image data is not detected.例文帳に追加

入力処理部１１Ｂは、同期信号に従って与えられる画像データが有効か否かを画素単位に示す画像データ有効信号ＶＡ１を出力すると共に、この画像データの異常を検出しないときにはフレームの最初の画素であるか否かを表示するためのスタートビットＳＴ１を付加して画像データ信号として出力する。 - 特許庁

To provide a radio communication device and a radio communication method which can quickly transmit a systematic bit to be used for decoding to a receiving side even if transmission timing for a sub-frame including many systematic bits (such as sub-frame with RV=0 in a first transmission of SI) and information having higher priority to the sub-frame are overlapped.例文帳に追加

システマチックビットを多く含むサブフレーム（ＳＩの初回送信におけるＲＶ＝０のサブフレームなど）に対して、それよりも優先して送信すべき情報の送信タイミングが重複した場合であっても、受信側に対して、復号に用いるシステマチックビットを早急に送信することのできる無線通信装置及び無線通信方法を提供する。 - 特許庁

The decoder includes: a first decoder for repeatedly decoding input data, accumulating the repeatedly decoded data by bit, comparing the accumulated value with a plurality of reference values, and outputting decision data and instruction data determined based on the comparison result; and a second decoder for correcting an error on a symbol including the decision data based on the instruction data.例文帳に追加

入力データを反復復号し、該反復復号されたデータをビット単位で累算し、該累算された値と複数の基準値とをそれぞれ比較し、該比較結果によって決定された決定データと指示データとを出力するための第１デコーダと、指示データによって、決定データを含むシンボルに対してエラー訂正を行うための第２デコーダと、を含むデコーダ。 - 特許庁

To provide a digital-analog converter of a data driver for a liquid crystal display device and a converting method thereof, in details, the digital-analog converter for the data driver and the converting method thereof in which information corresponding to a lower bit is converted into an analog signal by the control of current transmission paths and the control of a transconductance ratio.例文帳に追加

本発明は、液晶表示装置用データドライバーのデジタルアナログ変換装置及びその変換方法に関するものであり、より詳細には、電流伝送路制御とトランスコンダクタンスの割合調整を通じて下位ビットに該当する情報をアナログ信号に変換するデータドライバーのデジタルアナログ変換装置及びその変換方法に関するものである。 - 特許庁

A triangular pyramid-type bit is attached to the tip of a steel pipe pile so that the overall steel pipe pile becomes nail-like, facilitating perpendicular intrusion of the steel pipe in driving the pile, and the tip is closed, preventing the bearing capacity of the steel pipe from being reduced due to entry of sediment into a cavity of the steel pipe during pile driving.例文帳に追加

鋼管杭の先端に三角推形状のビットを付帯させたことによって、鋼管杭全体が釘状になり、打ち込みの際の鋼管の垂直貫入がし易くなり、且つ、先端が閉塞状態になり、貫入時に鋼管の空洞に土砂が入り込み、その結果として支持力が弱まるのを防止した三角推型ビット付帯鋼管杭。 - 特許庁

By receiving, from a bit stream, encoding information indicating that a block as a unit of encoding processing is uncompressed data, and performing termination processing of arithmetic decoding processing using context on a block of uncompressed data when the received encoding information indicates that it is uncompressed data, a certain processing time can be guaranteed.例文帳に追加

ビットストリームから、符号化処理する単位であるブロックが非圧縮データであることを示す符号化情報を受け取り、受け取られた符号化情報が非圧縮データであることを示す場合に、非圧縮データのブロックに対してコンテキストを用いた算術復号処理の終端処理を行うことにより、一定の処理時間を保証することができる。 - 特許庁

The color image data in which each color is expressed in a bit string and which consists of pixels to be arranged in a matrix is created by an acquired document file (steps S100-S110), binary image data with the same resolution and binary image data with low resolution which consists of binary pixels to be arranged in the matrix are generated based on the color image data (steps S120-S130).例文帳に追加

取得した文書ファイルにより各色がビット列で表現されマトリックスに配置される画素からなるカラー画像データを作成し（ステップＳ１００〜Ｓ１１０）、カラー画像データに基づいてマトリックスに配置される２値画素からなる同解像度２値画像データと低解像度２値画像データとを生成する（ステップＳ１２０〜Ｓ１３０）。 - 特許庁

In this case, when the input value reaches a predetermined threshold, and when the input value does not reach the predetermined threshold even when predetermined time elapses from the case of the previous pulse output, length of the pulses is set based on information on increase and decrease, etc. showing either of increase, decrease, or no increase or decrease of the input value, and bit information of the word, and the pulses are transmitted.例文帳に追加

この際、入力値が所定の閾値に達したとき、及び、前回のパルス出力時から所定時間経過しても入力値が所定の閾値に達しないときに、入力値の増加、減少又は増減なしのいずれかを示す増減等情報、及び、ワードのビット情報に基づいてパルスの長さを設定し、そのパルスを送信する。 - 特許庁