「data cell」に関連した英語例文の一覧と使い方(69ページ目) - Weblio英語例文検索

The driving section applies third signals (Pp1), having a voltage smaller than an absolute value of the voltage of the second signal to gate electrodes of all the memory cells included in the memory string, prior to the read-out of the data stored in the memory cell, by applying the first signal to at least any one of the memory cells.例文帳に追加

駆動部は、メモリセルの少なくともいずれかに第１信号を印加してメモリセルに記憶されたデータを読み出す前に、メモリストリングに含まれる全てのメモリセルのゲート電極に、第２信号の電圧の絶対値よりも小さい電圧を有する第３信号（Ｐｐ１）を印加する。 - 特許庁

This device is constituted so that input/output of data is performed in two directions of two side parts 113, 114 being adjacent and orthogonal each other of a square memory cell array in which memory cells are arranged in a matrix state at intersection positions of word lines and bit lines arranged in a lattice state and intersecting orthogonally each other.例文帳に追加

格子状に配列された互いに直交するワード線およびビット線の交差位置にメモリセルがマトリクス状に配置されている方形のメモリセルアレイの、互いに隣接して垂直な２つの縁（辺）部１１３，１１４の２方向にデータの入出力を行うように構成する。 - 特許庁

An operation part 16 extracts the reference output power to the detected output current from the data memory part 12 and seeks the output power at the time of the decision of deterioration, by utilizing the detected output current and output voltage of the cell stack.例文帳に追加

演算部１６は検出されたセルスタックの出力電流に対する基準出力電力をデータ記憶部１２から抽出するとともに、検出されたセルスタックの出力電流と出力電圧とを利用して劣化判定時におけるセルスタックの判定時出力電力を求める。 - 特許庁

The ECC circuit 103 executes encoding processing and decoding processing in parallel in 8 bits wherein 4224 bits being 8 times 528 bits used for a unit of writing and reading applied to one memory cell area 101j are adopted for an information bit length and one check bit ECC in 40 bits are assigned to the data.例文帳に追加

ＥＣＣ回路１０３は、１つのメモリセルエリア１０１ｊに対する書き込み及び読み出しの単位となる５２８ビットの８倍の４２２４ビットを情報ビット長として１つの４０ビットの検査ビットＥＣＣを割り当て、符号化処理及び復号処理を８ビットで並列に実行する。 - 特許庁

The common line control means 22 applies a voltage at reading a data, to the common line, which is higher than the gate application voltage of a selection memory transistor and lower than a threshold voltage Vth (W) in its writing state, so that a bypass transistor in a non- selection cell in a selection NAND array is conductive.例文帳に追加

共通線制御手段２２は、データ読み出し時に選択メモリトランジスタのゲート印加電圧より高く、その書き込み状態のしきい値電圧Ｖth(W) より低い電圧を共通線に印加して、選択ＮＡＮＤ列の非選択セル内のバイパストランジスタを導通にする。 - 特許庁

A first distance gradient vector calculation means 16 and a first histogram creation means 17 create histogram data H1 necessary for pedestrian detection about a distance gradient vector V_K of the deciding cell S(n, m) as a specific area corresponding to a shape of an object O.例文帳に追加

また、第１距離勾配ベクトル算出手段１６と第１ヒストグラム作成手段１７は、対象物Ｏの形状に対応した特定領域としての判定用セルＳ（ｎ，ｍ）の距離勾配ベクトルＶ_Ｋについて、歩行者検出に必要なヒストグラムデータＨ１を作成する。 - 特許庁

To provide an apparatus for driving an image display device which converts digital image data per pixel into an analog signal and drives a liquid crystal cell in response to the converted analog pixel signal using voltage charged with a driving circuit with a dual buffer structure, and to provide a designing method.例文帳に追加

デジタル画像データをピクセルごとにアナログ信号に変換し、アナログ信号に変換された画素信号を２重バッファ構造の駆動回路により充電された電圧により液晶セルを駆動させるための画像表示素子駆動装置及び設計方法を提供する。 - 特許庁

When a mobile communication network or each BTS(wireless base station) transfers ATM cells that are data cells to a BSC(wireless base station controller), the DHT routing parameter management table 501 and the VCI management table are referenced on the basis of the VCI of the cell header to recognize each element of the DHT routing parameter.例文帳に追加

移動体通信網側もしくは各ＢＴＳ側からＢＳＣ内にデータであるＡＴＭセルが転送さると、セルヘッダのＶＣＩをもとに、前記ＤＨＴルーチングパラメータ管理テーブル５０１と前記ＶＣＩ管理テーブルとを参照し、ＤＨＴルーチングパラメータの各要素を認識する。 - 特許庁

In operation of write-verify in which it is determined whether programming is performed appropriately for a memory cell or not during write operation, the number by which a page latch circuit 175 is not reset by a page latch data read-out circuit 178, that is, the number of memory cells by which write is not yet finished is counted by a counter 179.例文帳に追加

書き込み動作中に、メモリセルに適正にプログラムされているか判定する書き込みベリファイ時に、ページラッチデータ読み出し回路１７８によってページラッチ回路１７５がリセットされていない数、つまり書き込みが終了していないメモリセルの数をカウンタ１７９でカウントする。 - 特許庁

Supply of word line voltage being boosting voltage being higher than external power source voltage, memory array substrate voltage being negative voltage supplied to a semiconductor substrate, and bit line pre-charge voltage used for reproducing data held in a memory cell are stopped for the prescribed period.例文帳に追加

リフレッシュ動作の終了毎に、外部電源電圧よりも高い昇圧電圧であるワード線電圧、半導体基板に供給する負電圧であるメモリアレイ基板電圧、及びメモリセルに保持されたデータを再生するために用いられるビット線プリチャージ電圧の供給を所定の期間だけ停止する。 - 特許庁

To solve the problem that arguments of functions for performing conversion increase when there are many numbers of cells such as data in a tabular form, input is troublesome, and there are many mistakes of a cell itself for conversion and an order of cells when the two-dimensional bar code is generated in a spreadsheet system.例文帳に追加

表計算システムにおいて２次元バーコードを生成する場合、表形式のデータのように２次元バーコードの変換対象となるセルの数が多いと、変換するための関数の引数が多くなり、入力が面倒な上、変換対象のセル自体やセルの順番を間違えることが多い。 - 特許庁

Three tables of a Q1 system, a CC system and a Q3 system with control data described in chronological order, corresponding with applied voltages to ion optical systems with a first-stage quadrupole, a collision cell and a third-stage quadrupole each as a center, respectively, are generated by an CPU, and store in an external memory by DMA transfer.例文帳に追加

第１段四重極、コリジョンセル及び第３段四重極をそれぞれ中心とするイオン光学系への印加電圧に対応した制御データを時系列的に記述したＱ１系、ＣＣ系、Ｑ３系の３つのテーブルをＣＰＵで生成し、ＤＭＡ転送により外部メモリに保持する。 - 特許庁

A pilot channel receiving quality measuring part 102 measures receiving quality using an extracted pilot channel, a receiving gap information acquisition part 103 acquires a length and a period of a receiving gap, and a receiving time difference acquisition part 104 acquires a receiving time difference of receiving data from each cell.例文帳に追加

パイロットチャネル受信品質測定部１０２は、抽出されたパイロットチャネルを用いて受信品質を測定し、受信ギャップ情報取得部１０３は、受信ギャップの長さや周期を取得し、受信時間差取得部１０４は、各セルからの受信データの受信時間差を取得する。 - 特許庁

An ATM multiplexer 10A is provided with an error check unit 15 which monitors a header of an ATM cell data transmitted/received to/from a bulk unit 20B and detects the line failure, and a physical interface 13 which disconnects the layer 1 between the ATM multiplexer 10A and the bulk unit 20B on the detection of the line failure.例文帳に追加

ＡＴＭ多重化装置１０Ａは、バルク装置２０Ｂとの間で送受信されるＡＴＭセルデータのヘッダを監視して、回線障害を検知するエラーチェック部１５と、回線障害が検知されるとバルク装置２０Ｂとの間のレイヤ１を断つ物理インタフェース１３と、を備えている。 - 特許庁

A memory device is such of a constitution that the device is provided with an array of resistive memory cells, including multi-bit storage, a counter having an increment step based on ambient temperature during operation, and a refresh circuit refreshing the memory cell, in response to the counter exceeding the preset value, and damages to storage data can be prevented.例文帳に追加

メモリ装置は、マルチビット記憶を含む抵抗メモリセルのアレイと、動作時の周囲温度に基づいた増加幅を有するカウンタと、上記カウンタが予め定められた値を超えたことに応じて、上記メモリセルをリフレッシュする回路とを備え、記憶データの破損を回避できる構成としている。 - 特許庁

A memory cell 11 includes an irreversible storage element 12, of which the write-in voltage is applied to the one end to write data by an insulating film destruction, and write-in gate N type and read-out gate N type transistors 13, 14, of which one end of each is connected to another end of the irreversible storage element.例文帳に追加

メモリセル１１は、一端に書き込み電圧を印加され絶縁膜破壊でデータを書き込む不可逆性記憶素子１２と、一端が前記不可逆性記憶素子の他端に接続される書き込みゲートＮ型及び読み出しゲートＮ型トランジスタ１３、１４とを備える。 - 特許庁

In the charge device 101, to which the battery pack 128 having a nonvolatile memory 133 and a secondary battery cell 138 can be detached and attached, a charge state data table for determining the charge state of the battery pack is stored, in advance in an ROM (read only memory), in a charge microcomputer 118.例文帳に追加

不揮発性メモリ１３３と、二次電池セル１３８とを備えるバッテリーパック１２８が着脱可能な充電装置１０１において、バッテリーパックの充電状態を判定するための充電状態データテーブルが充電マイコン１１８内のＲＯＭに予め格納されている。 - 特許庁

A sense amplifier SA, whose first end BLS1 is electrically connected to the first bit line, generates one of the first electric potential and the second electric potential at the first end, according to the data contained in the memory cell, and generates the other of the first electric potential and the second electric potential at the second end BLS2.例文帳に追加

センスアンプＳＡは、第１端ＢＬＳ１を第１ビット線と電気的に接続され、且つメモリセルが有するデータに応じて第１端に第１電位および第２電位の一方を発生し、且つ第２端ＢＬＳ２に第１電位および第２電位の他方を発生する。 - 特許庁

When a passenger of a vehicle B desires to know traffic traffic congestion information, etc. of a part of a dynamic address [A] and touches its part on a screen, information request data including the dynamic address [A] and a fixed address (a telephone number, etc.) of a communication terminal 1 of the vehicle B is transmitted to a cell management station 50.例文帳に追加

Ｂ車の搭乗者が動的アドレス［Ａ］の部分の渋滞情報などを知りたいと考えて画面上でその部分をタッチすると、動的アドレス［Ａ］とＢ車の通信端末１の固定アドレス（電話番号等）とを含む情報要求データがセル管理局５０へ送信される。 - 特許庁

Even when operation this time is reading of data from a selected memory cell, the voltage Va at a pre-charge level is higher than a balance level, so difference among the potentials of one bit line and the input and output lines become large and the potentials of the input and output lines largely drop.例文帳に追加

このときの動作が選択されたメモリセルからのデータの読み出しの場合であっても、プリチャージレベルである電圧Ｖａがバランスレベルよりも高いので、一方のビット線の電位と入出力線の電位との差が大きくなり、その入出力線の電位は大きく下降する。 - 特許庁

The R/W control circuit 5 performs control so that voltages Vout_B0, Vout_B1 applied to the reference resistance circuit are increased when the value of resistance in the magnetoresistive element is the maximum resistance value Rmax when reading data from the memory cell array 4, and reduces voltages Vout0, Vout1 applied to the magnetoresistive element.例文帳に追加

Ｒ／Ｗ制御回路５は、メモリセルアレイ４からデータを読み出すとき、磁気抵抗素子の抵抗値が最大抵抗値Ｒｍａｘであるとき、基準抵抗回路に印加される電圧Ｖｏｕｔ＿Ｂ０，Ｖｏｕｔ＿Ｂ１を高くするように制御することにより、磁気抵抗素子に印加される電圧Ｖｏｕｔ０，Ｖｏｕｔ１を低下させる。 - 特許庁

In a memory cell array 2, a plurality of word lines WLp are arranged for selecting memory cells 1 in the row direction thereof and also read bit line pairs RBLt, RBLc are arranged for reading out data from the memory cells 1 in the direction orthogonal to the word lines WLp.例文帳に追加

メモリセルアレイ２には、メモリセル１を行方向において選択するため複数のワード線ＷＬｐが配列されると共にと、メモリセル１からのデータ読み出しを行うためワード線ＷＬｐと直交する方向に読み出しビット線対ＲＢＬｔ、ＲＢＬｃが配列される。 - 特許庁

When a direction along the long side of the subpixel driver cell and a direction orthogonal to the direction of D1 are set to the directions of D1 and D2, respectively, a plurality of subpiexel driver cells are disposed along the direction of D1 and a plurality of subpixel driver cells are disposed along the direction of D2 in the data driver block.例文帳に追加

サブピクセルドライバセルの長辺に沿った方向をＤ１方向とし、Ｄ１方向に直交する方向をＤ２方向とした場合に、データドライバブロックでは、Ｄ１方向に沿って複数のサブピクセルドライバセルが配置されると共にＤ２方向に沿って複数のサブピクセルドライバセルが配置される。 - 特許庁

If the polarization direction of the ferroelectric layer 130 responsive to 0 or 1 is decided in advance and the polarization direction is controlled for each region below the upper electrodes 150, 160, then it is possible to write 2 bit data to one FET-type ferroelectric memory cell 100.例文帳に追加

０又は１に対応させる強誘電体層１３０の分極方向を決めておき、各上部電極１５０、１６０の下方領域毎に分極方向を制御すれば、１つのＦＥＴ型強誘電体メモリセル１００に２ビットのデータを書き込むことができる。 - 特許庁

Further, in case of power down, a sense amplifier 29 for the specified core memory cell is disconnected from a master latch circuit 112, and that amplifier is connected to a slave latch circuit 114 for the purpose of guaranteeing data sensed by the core memory during a read operation and applies a preceding sense amplifier output to an I/O buffer 116.例文帳に追加

さらにパワーダウンでは特定のコアメモリセルのためのセンスアンプ２９はマスタラッチ回路１１２から切断され、それは読出動作中にコアメモリでセンスされたデータを保証するためにスレーブラッチ回路１１４に接続され前のセンスアンプ出力をＩ／Ｏバッファ１１６に与える。 - 特許庁

The circuit board 14 is loaded with a strain amplifier 24, an A/D conversion circuit 26, and a CPU 30 or the like, and they function as a signal processing means applying prescribed signal processing to the voltage signal outputted from the load cell 12 to acquire measurement result data.例文帳に追加

回路基板１４には、ひずみアンプ２４、Ａ／Ｄ変換回路２６、ＣＰＵ３０等が搭載されており、これらは、ロードセル１２から出力された電圧信号に対して所定の信号処理を施して計測結果データを取得する信号処理手段として機能する。 - 特許庁

Timing signals are generated by a first path which is used to read data from the dummy cell 22a using the dummy bit lines DBL and XDBL and a second path having a different delay characteristic with respect to the first path and either one of the timing signals are used for the timing control of the control circuit 18.例文帳に追加

ダミービット線ＤＢＬ，ＸＤＢＬを使用してダミーセル２２ａからデータを読み出すための第１のパスと、該第１のパスとは異なるディレイ特性を持つ第２のパスとでタイミング信号を生成し、該各タイミング信号のいずれか一方を制御回路１８のタイミング制御に使用する。 - 特許庁

This semiconductor memory comprises plural input/output terminals, a memory cell array consisting of blocks corresponding to each of plural input/output terminals, plural sense amplifiers provided adjacent to each of the blocks for sensing data of the memory cell array, plural switches corresponding to plural sense amplifiers, and signal wirings connecting the plural sense amplifiers to one terminal corresponding to the plural input/output terminals through the plural switches.例文帳に追加

半導体記憶装置は、複数の入出力端子と、該複数の入出力端子の各々に対応するブロックからなるメモリセル配列と、該ブロックの各々に対して複数個隣接して設けられ、該メモリセル配列のデータをセンスするセンスアンプと、該複数のセンスアンプに対応する複数のスイッチと、該複数のセンスアンプを該複数のスイッチを介して該複数の入出力端子の対応する１つに接続する信号配線を含むことを特徴とする。 - 特許庁

The nonvolatile semiconductor storage device includes a memory cell array having a plurality of blocks respectively including a plurality of memory cells to store normal data in normal blocks among the plurality of blocks and store a time code set in each of the normal blocks and for including time data corresponding to a time when the last write operation of the normal block is executed in time code blocks among the plurality of blocks.例文帳に追加

不揮発性半導体記憶装置は、複数のメモリセルをそれぞれ含む複数のブロックを有し、前記複数のブロックのうちの通常ブロックに、通常のデータが記憶され、前記複数のブロックのうちのタイムコードブロックに、前記通常ブロック毎に設定され且つ前記通常ブロックの最後の書き込み動作を実行した時間に対応する時間データを含むタイムコードが記憶されたメモリセルアレイを備える。 - 特許庁

The semiconductor memory device is provided with a sensing unit including first cross-coupled MOS transistors to sense and amplify difference between voltage applied to a first node and that to a second node, and a unit cell latching data by using second cross-coupled MOS transistor and providing a first signal and a second signal corresponding to the latched data to the first node and the second node.例文帳に追加

本発明の半導体メモリ装置は、第１のクロスカップルされたＭＯＳトランジスタを備え、第１のノード及び第２のノードに印加される電圧の差を検出して増幅するセンシング部と、第２のクロスカップルされたＭＯＳトランジスタを用いてデータをラッチし、ラッチされたデータに対応する第１の信号及び第２の信号を前記第１のノード及び第２のノードに提供する単位セルとを備える。 - 特許庁

The integrated circuit memory includes a circuit for individually activating word lines in a first one memory cell per bit operation mode, simultaneously activating at least two word lines in a second operation mode where two or more memory cells are dedicated to each data bit, and providing a word line sequence when first converting stored data in the array of memory cells from the first operation mode to the second operation mode.例文帳に追加

集積回路メモリは回路を含み、回路は、１ビットごとに１メモリセルの第１の動作モードにおいてワード線を個別に活性化し、各データビット専用に２個以上のメモリセルが与えられる第２の動作モードにおいて少なくとも２つのワード線を同時に活性化し、メモリセルのアレイに記憶されたデータを第１の動作モードから第２の動作モードへ最初に切替えるときにワード線シーケンスを与える。 - 特許庁

The printer 100 comprises a centroid position calculation unit which calculates the centroid position of input gradation value for every pixel group having the same attribute information in the cell, and a halftoning unit which generates output gradation data forming the dots in the pixel group with reference to a dither matrix according to the centroid position thus calculated, and a print unit which prints the output gradation data generated in the halftoning unit.例文帳に追加

印刷装置１００は、セル内で同一の属性情報を有する画素群ごとに、入力階調値の重心位置を算出する重心位置算出部と、算出された重心位置に応じて異なるディザマトリクスを参照し、画素群内に網点を形成する出力階調データを生成するハーフトーン処理部と、ハーフトーン処理部で生成された出力階調データを印刷する印刷部と、を備える。 - 特許庁

The semiconductor memory device includes a plurality of the blocks which respectively include the memory cell arrays and output data signals and redundancy signals, at least one first multiplexer which selects one of a plurality of the blocks connected to a plurality of the blocks and a second multiplexer which executes redundancy processing in accordance with the data signal and redundancy signals after the block selection outputted from the first multiplexer.例文帳に追加

半導体記憶装置は、各々がメモリセルアレイを含みデータ信号と冗長信号とを出力する複数のブロックと、複数のブロックに接続され複数のブロックの１つを選択する少なくとも１つの第１のマルチプレクサと、第１のマルチプレクサから出力されるブロック選択後のデータ信号と冗長信号とに基づいて冗長処理を実行する第２のマルチプレクサを含むことを特徴とする。 - 特許庁

A controller processor 14 of a data processing device 1 counts the throughput of a cell array in a cooperative state depending on image processing set in advance, and when the counted throughput reaches a specified value, rewrites configuration registers 35 of cells 30 as skipping sets of configuration data that would otherwise be written next to the registers, to skip the execution of unnecessary image processing.例文帳に追加

データ処理装置１のコントローラプロセッサ１４は、予め自身に設定されてある画像処理に応じた連携状態のセルアレイの処理量をカウントし、カウントした処理量が規定値に至ると、その次にセル３０のコンフィギュレーションレジスタ３５に書き込むはずであったコンフィギュレーションデータのセットを飛ばして同レジスタの書き換えを行うことにより、不要となった画像処理の実行をスキップさせるようにした。 - 特許庁

To obtain a data writing and erasing method with respect to a semiconductor memory and device therefor that can shorten the time required for whole writing and erasing processing can be shortened, that can make writing and erasing levels between memory cells uniform, also that can suppress deterioration of the quality, the life, and the like of a memory cell.例文帳に追加

全体の書き込み消去処理に要する時間を短縮することができるとともに、メモリセル間の書き込み消去レベルを一様に揃えることができ、かつメモリセルの品質および寿命等の低下を抑えることができる半導体メモリへのデータ書き込み消去方法およびその装置を提供する。 - 特許庁

Thus, a semiconductor memory device can adjust a selected word line voltage level according to fluctuations in threshold value voltage of a memory cell transistor without using a different power supply line and can stably write/read data even under a low power supply voltage without complicating a power supply line.例文帳に追加

トランジスタメモリセルトランジスタのしきい値電圧の変動に応じて選択ワード線電圧レベルを、別電源系統を用いることなく調整することができ、電源系統を複雑化することなく、低電源電圧下においても安定にデータの書込／読出を行うことのできる半導体記憶装置を実現することができる。 - 特許庁

The method includes steps of: performing free charge on a selected bit line, sequentially applying a pass voltage to all word lines, changing the pass voltage applied to a word line selected among the word lines to a read voltage and applying the read voltage, and reading data of the selected memory cell connected to the selected word line.例文帳に追加

選択されたビットラインをフリーチャージする段階と、すべてのワードラインに順次パス電圧を印加する段階と、前記ワードラインのうち、選択されたワードラインに印加された前記パス電圧を読出電圧に変更して印加する段階と、前記選択されたワードラインと接続された選択されたメモリセルのデータを読み出す段階と、を含む。 - 特許庁

A flash memory having hierarchical bit line configuration is provided with column reset/bit line test transistor regions 4a commonly to a plurality of cell blocks 3a sharing upper layer bit lines MBL0, MBL1, etc., so that data lines DL connected with sense amplifiers can be selectively disconnected from the upper layer bit lines.例文帳に追加

階層ビット線構成を有するフラッシュメモリにおいて、上層ビット線ＭＢＬ０，ＭＢＬ１，…を共有している複数のセルブロック３ａに対して共通にカラムリセット兼ビット線テストトランジスタ領域４ａを設け、センスアンプが接続されるデータ線ＤＬを上層ビット線から選択的に切り離し得るようにした。 - 特許庁

As the number of sectors of each cell of own device is matched with that defined based on the performance adjustment information, even when a plurality of magnetic disk devices are manufactured, the numbers of sectors of cells are integrated into that defined based on the performance adjustment information to be equal, and thus data access time is made uniform.例文帳に追加

本発明では、自装置の各セルが持つセクタ数を性能調整用情報で定義されるものに合わせることから、複数製造する場合にあっても、各セルの持つセクタ数が性能調整用情報で定義されるものに統一されることでセル数が同数となり、データアクセス時間の均一化を実現できるようになる。 - 特許庁

In this case, the data is written by adjusting a threshold voltage Vth to any one of the threshold voltage distribution A_2-D_2 at final storage processing, after the threshold voltage of a memory cell MC is adjusted within an initial voltage distribution A_1 having a voltage distribution width narrower than the voltage distribution width Vw of the threshold voltage distribution E.例文帳に追加

このとき、閾値電圧分布Ｅの電圧分布幅Ｖｗよりも狭い電圧分布幅を有する初期電圧分布Ａ_1内にメモリセルＭＣの閾値電圧を調整した後に、最終書込処理時の閾値電圧分布Ａ_2〜Ｄ_2の何れかに閾値電圧Ｖｔｈを調整することでデータを書込む。 - 特許庁

A word line potential control circuit 21 controls potential Vwl of the word line WL so that inclination until the potential Vwl of the word line WL rises to first potential V1 upon the data reading from a memory cell 12 becomes larger than inclination of increase from the first potential V1 toward second potential V2.例文帳に追加

ワード線電位制御回路２１は、メモリセル１２からのデータの読み出し時にワード線ＷＬの電位Ｖｗｌが第１の電位Ｖ１に上昇するまでの傾きが、第１の電位Ｖ１から第２の電位Ｖ２にさらに上昇するまでの傾きより大きくなるようにワード線ＷＬの電位Ｖｗｌを制御する。 - 特許庁

To provide a flash EEPROM cell and its manufacturing method, in which the degree of integration, data retaining characteristics and disturb characteristics can be enhanced utilizing partially overlapped electrically isolated double floating gates, and the efficiency of program can be enhanced by decreasing the time required for electron injection.例文帳に追加

一部分が重畳され電気的に分離された二重フローティングゲートを利用し、集積度を向上させ、データ保持特性及びディスターブ特性を改善させ、電子注入時に所要される時間を減らしてプログラムの効率を高めることができるフラッシュＥＥＰＲＯＭセル及びその製造方法を提供すること。 - 特許庁

To greatly increase the number of rewritable times while maintaining the long reliability of a semiconductor nonvolatile memory cell transistor by preventing the deterioration of data holding characteristics or the occurrence of disturbances even when writing and erasure are repeated.例文帳に追加

書き込み、消去を繰り返した場合でも、データの保持特性の劣化やディスターブの発生を防止して、半導体不揮発性メモリセルトランジスタの長期信頼性を保ちつつ書き換え可能な回数を大幅に増加させることができる半導体不揮発性メモリ装置およびそれを備えた携帯情報端末機器を提供する。 - 特許庁

A coder 101 at a transmitter side distributed a transmission signal to plurality of hieralchies for every cell and applies coding processing so as to detect an error for every hieralchy, stores the signal to a data buffer 102, and a hierarchy modulator 103 applies hierarchical modulation to the signals so that they have different quality and transmits the resulting signal.例文帳に追加

送信側で、符号化器１０１にて、送信信号をセル毎に複数の階層に振り分け、階層毎に誤り検出できるように符号化処理を行い、データバッファ１０２に蓄えた後、階層変調器１０３にて、それぞれが異なる品質になるような階層変調を施して送信する。 - 特許庁

The single chip data processing device is characterised by being provided with a first conductive-type substrate having a first doping concentration, a first well formed on the substrate, a first conductive-type second well which is deeper than the first well and has a higher concentration than the first doping concentration and a nonvolatile memory cell formed on the second well.例文帳に追加

第１ドーピング濃度を有する第１導電型の基板と、この基板に形成された第１ウェルと、第１ウェルより深く、第１ドーピング濃度より高い濃度を有する第１導電型の第２ウェルと、第２ウェル上に形成された不揮発性メモリセルとを備えることを特徴とする単一チップデータ処理装置である。 - 特許庁