「data cell」に関連した英語例文の一覧と使い方(67ページ目) - Weblio英語例文検索

To provide a non-volatile semiconductor memory device in which an access time to data is shortened and control and constitution of hardware are simple for preventing defective cells caused by many number of times of write/erasure in a memory cell of a nonvolatile semiconductor memory device.例文帳に追加

不揮発性半導体記憶装置のメモリセルにおける、多くの書込み/消去回数によって発生する欠陥セルを回避することにおいて、データのアクセス時間を短縮し、制御およびハードウェア構成が簡単である不揮発性半導体記憶装置を提供する。 - 特許庁

In a memory cell 81 of the memory element 80, a first memory region wherein the quantity of residual ink in the ink cartridge 107K or 107F is assigned in a region where the accessing is applied prior to the accessing to a second memory region wherein read-only data is to be stored.例文帳に追加

また、記憶素子８０のメモリセル８１において、インクカートリッジ１０７Ｋ、１０７Ｆのインク残量が書き換えられる第１の記憶領域については、読み出し専用データが記憶される第２の記憶領域よりも先にアクセスされる領域に配置する。 - 特許庁

The activation signal is generated by selecting one of a plurality of dummy bit lines 34a, 35b, 35c in which the number of dummy cells 32 for extracting electric charges being connected differs depending on distance between the memory cell from which read-out is performed and the sense amplifier when data is read out.例文帳に追加

データを読み出す際、読み出しを行なうメモリセルとセンスアンプとの距離によって、接続されている電荷引き抜き用のダミーセル３２の数が異なる複数のダミービット線３５ａ、３５ｂ、３５ｃのうち１つを選択することによって活性化信号を生成する。 - 特許庁

In an MRAMb (magnetic random access memory), when a write data signal DI is at an "H" level, a power supply voltage Vdd is applied to one end of a source line SL corresponding to a selected memory cell MC and also a grounding voltage GND is applied to both ends of a corresponding bit line BL.例文帳に追加

このＭＲＡＭでは、書込データ信号ＤＩが「Ｈ」レベルの場合は、選択されたメモリセルＭＣに対応するソース線ＳＬの一方端に電源電圧Ｖｄｄを印加するとともに、対応のビット線ＢＬの両端に接地電圧ＧＮＤを印加する。 - 特許庁

Receiving circuit parts of the respective ports are provided with frame synchronizing parts 3 to synchronize frames, pointer synchronizing parts 7 to synchronize pointers, cell synchronizing parts 8 to synchronize cells from pieces of received data and clock control parts 2 to monitor/detect the respective receiving synchronization states of the synchronizing parts 3, 7 and 8.例文帳に追加

各ポートの受信回路部に、受信データよりフレーム同期をとるフレーム同期部３と、ポインタ同期をとるポインタ同期部７と、セル同期をとるセル同期部８と、これらの同期部３，７，８の各受信同期状態を監視・検出するクロック制御部２とを有する。 - 特許庁

Respective rows of a cell on a display panel 10 are dispersed to display periods of (n) times in one field by a data polyphase circuit 500 and a scan polyphase circuit 60 to scan them, and other rows are scanned in a non-display period between (n) times of display periods.例文帳に追加

データ多相化回路５００とスキャン多相化回路６０とによって、表示パネル１０におけるセルのそれぞれの行を、１フィールドでｎ回の表示期間に分散させて走査し、ｎ回の表示期間の間の非表示期間に、他の行を走査するようにする。 - 特許庁

In order to efficiently recover data buffered by a source node B, a new reference is introduced for UE that generates a status report about a PDU as soon as possible following notification about the changing of a cell which is indicated by an RRC procedure.例文帳に追加

ソースノードＢによってバッファされたデータをより効率的に回復するために、ＲＲＣ手順によって示されたセル変更の通知に引き続いて、可能な限り早急にＰＤＵの状況レポートを生成するＵＥ向けに、新しい基準が導入される。 - 特許庁

To reduce the number of setting pieces of VPCs and VCCs with a carrier side while providing VP or VC service to an ATM terminal and to obtain a statistical multiple effect by applying adaptation processing to an ATM cell after VPI/VCI exchange processing by means of a VC switch and then dividing data unit into ATM cells.例文帳に追加

ＡＴＭ交換機を用いて、加入者へＶＰ、又は、ＶＣサービスを提供しようとする場合、網側での限られたＶＰＩ／ＶＣＩを有効に用いてＶＰＣ、ＶＣＣの設定本数を低減し、かつ、統計多重効果による帯域節減を図る。 - 特許庁

Since the impurity concentration of the drain region 14b can be kept certainly higher than the one of a drain region formed under a first spacer film in relation to a conventional stack-gate type EEPROM memory cell, the resistance value of the drain region 14b is so reduced as to obtain a stable saturation current in the case of the reading operation of a data.例文帳に追加

従来のスタックゲート型のＥＥＰＲＯＭのメモリセルに係る第１のスペーサ膜下のドレイン領域よりも不純物濃度を高く確保できるため、その抵抗値が下がり、データの読み出し動作の際に安定した飽和電流を得ることができる。 - 特許庁

A signal processing unit generates a signal indicating at least 2 intensity of the intensity of incident light into each transmission region based on the signals outputted from each light sensing cell to generate at least 2 pieces of image data with parallax.例文帳に追加

信号処理部は、各光感知セルから出力される信号に基づいて、各透過領域に入射する光の強度のうち少なくとも２つの強度を示す信号を生成することによって視差を有する少なくとも２つの画像のデータを生成する。 - 特許庁

At the time of read-out operation of data, an access current Iac in accordance with a pass current of a selection memory cell and the prescribed reference current Ir are made to flow respectively in the node Nc and the node Nd by a current transmission circuit 50a and a reference current generation circuit 60.例文帳に追加

データ読出動作時には、電流伝達回路５０ａおよび基準電流発生回路６０によって、選択メモリセルの通過電流に応じたアクセス電流Ｉａｃおよび所定の基準電流Ｉｒが、ノードＮｃおよびＮｄにそれぞれ流される。 - 特許庁

The inside of a data cell is divided by a specific interval Δ, the preceding edges and succeeding edges of marks are arranged on optional positions at each specific interval Δ, so that the the length of marks and the available number of mark positions can be increased and density can be improved by the same margin as a conventional method.例文帳に追加

データセル内を特定間隔Δに分割し、マークの前エッジ、後エッジの位置を特定間隔Δごとに任意の位置に配置することにより、マーク長さ、マーク位置のとりうる数を増加させ、従来法と同じマージンにより密度を向上できる。 - 特許庁

After the memory cell is made an over erasing state again (step S204), after inversion data written in the step 202 is written with a low write-in level (step S205), the checker pattern written in the step 205 is read out, and determination of a normal/defective apparatus is made (step S205).例文帳に追加

再びメモリセルを過消去状態にした後（ステップＳ２０４）、ステップＳ２０２で書き込んだ反転データを浅い書き込みレベルで書き込んだ後（ステップＳ２０５）、ステップＳ２０５で書き込んだチェッカパターンの読み出しテストを行い、良／不良を判定する（ステップＳ２０５）。 - 特許庁

A nonvolatile memory 1 is provided with an ECC detecting circuit 19 for performing ECC check for data held in a plurality of memory cells related to memory cells to be written before writing program information PD to at least one memory cell to be written.例文帳に追加

不揮発性メモリ１は、少なくとも１つの書込み対象メモリセルへのプログラム情報ＰＤの書込みに先立って、書込み対象メモリセルに関連する複数のメモリセルに保持されるデータに対してＥＣＣチェックを行うＥＣＣ検出回路１９を備える。 - 特許庁

The low-order bit control unit 330 and the high-order bit control unit 340 are made to perform not independent operations but rather interlinked operations, and the high-order bit control unit 340 is able to surely select a current source cell corresponding to the next bit data, and to suppress generation of gridges.例文帳に追加

下位ビット制御部３３０と上位ビット制御部３４０とは、独立した動作ではなく連係した動作を行なうようになり、上位ビット制御部３４０は確実に次のビットデータに対応した電流源セルを選択でき、グリッジの発生を抑制できる。 - 特許庁

To provide: an ID chip, not requiring a dedicated circuit for generating authentication data, and capable of mounting non-duplicative inherent identification information on a semiconductor memory in advance by using a SRAM memory cell structure intact and of improving security; and a generation method of the ID chip.例文帳に追加

認証データ生成用の専用回路が不要で、ＳＲＡＭのメモリセル構造をそのまま用いて、複製不可能な固有の識別情報を半導体メモリに予め搭載でき、セキュリティの向上を図れるＩＤチップおよびその生成方法を提供する。 - 特許庁

Freezing of water inside fuel cell stacks 20 is predicted from atmospheric temperature T2 (S120-S140) while halting driving of an electric vehicle, and the predicted result is transmitted to a communication terminal apparatus 60 remote from the electric vehicle 10 through data communication (S150).例文帳に追加

電気自動車の運転停止中に、外気温Ｔ２から燃料電池スタック２０の内部での水の凍結を予測して（Ｓ１２０〜Ｓ１４０）、その予測結果をデータ通信により電気自動車１０から離れた通信端末装置６０に送信する（Ｓ１５０）。 - 特許庁

In the FPGA design system to be used for development of the FPGA and the CPLD, a means is provided to display circuit structure of a path in which a specified cell or a net is included while making circuit structure of the design data correspond to circuit structure after arrangement and wiring.例文帳に追加

ＦＰＧＡやＣＰＬＤの開発に使用されるＦＰＧＡ設計システムにおいて、指定されたセルまたはネットが含まれるパスの回路構成を、配置配線後の回路構成に設計データの回路構成を対応させて表示する手段を設ける。 - 特許庁

A memory D109 capable of dual access for integrating the contents of external address data and directly outputting information in a memory is provided on the last stage, and an internal memory mounted as standard independently from a circuit cell of a PLD is preferably used for the memories A-D.例文帳に追加

最終段に、外部のアドレスデータの内容を統一して直接メモリ内の情報を出力するデュアルアクセス可能なメモリＤ１０９を備え、メモリＡ〜Ｄに、ＰＬＤの回路セルとは別途標準搭載されている内部メモリを用いることが好ましい。 - 特許庁

In the semiconductor storage device 101, in addition to a BIST circuit 103 for testing a memory, a RA circuit 104 is incorporated to obtain a saving solution for replacing a defective cell by a redundant circuit based on a test result (fail data) obtained by the BIST circuit 103.例文帳に追加

半導体記憶装置１０１内に、メモリをテストするＢＩＳＴ回路１０３の他に、ＢＩＳＴ回路１０３が求めたテスト結果（フェイルデータ）に基づいて不良セルを冗長回路に置き換える救済解を求めるＲＡ回路１０４を内蔵する。 - 特許庁

To provide a method and a device for improving data transmission efficiency of an RRC (radio resource control) update process through a high-speed downlink function corresponding to a CELL_FACH (cell forward access channel) state at a UE (user terminal) in a radio communication system.例文帳に追加

無線通信システムのＵＥ（ユーザー端末）においてＣＥＬＬ＿ＦＡＣＨ（セルフォワードアクセスチャネル）状態に対応する高速ダウンリンク機能を通して、ＲＲＣ（無線資源制御）更新プロセスのデータ伝送効率を向上させる方法及び装置を提供する。 - 特許庁

In addition, in a memory cell 81 of the memory element 80, a first memory region for rewriting the ink residual amount in the ink cartridges 107K and 107F is provided so as to be accessed prior to a second memory region for storing the data only to be read out.例文帳に追加

また、記憶素子８０のメモリセル８１において、インクカートリッジ１０７Ｋ、１０７Ｆのインク残量が書き換えられる第１の記憶領域については、読み出し専用データが記憶される第２の記憶領域よりも先にアクセスされる領域に配置する。 - 特許庁

Thus, a reorder object in the scan chain is easily retrieved, cell omission and the mistake of the functions of scan-in (SI) and scan-out (SO) are prevented, cutting through of data and a failure that a normal value can not be latched are evaded and the reordering of the cells in soft macro is inhibited.例文帳に追加

それによって、スキャン・チェーン内のリオーダ対象の検索を容易にし、セルの抜けやスキャン・イン（ＳＩ）およびスキャン・アウト（ＳＯ）の機能の間違いを防ぎ、データの突き抜けや正常値をラッチできないという不具合を回避し、ソフトマクロ内のセルのリオーダを禁止する。 - 特許庁

To provide a sample measuring cell and a method of measuring electromagnetic wave absorption capable of obtaining a proper data by measuring the electromagnetic wave absorption, not only in a liquid sample but also even in a slurry sample, and further even in a solid powder sample immersed into a liquid.例文帳に追加

液体試料だけでなくスラリー試料であっても、さらに液体中に浸漬した状態の固体粉末試料であっても、電磁波吸収測定により適切なデータが得られる試料測定用セル、及び電磁波吸収測定方法を提供すること。 - 特許庁

The program method includes a step in which the selected row and a memory cell connected to the first or second bit line are programmed by multi-bit data, and a step in which a row positioned at an adjacent position of the selected row and the programmed memory cell connected to the first or the second bit line are reprogrammed so that a read margin between adjacent states reduced due to high temperature stress is increased.例文帳に追加

本発明に係るプログラム方法は、選択された行及び前記第１または第２ビットラインに接続されたメモリセルをマルチビットデータでプログラムする段階と、高温ストレスによって減少する隣接した状態の間の読み出しマージンが増加するように、前記選択された行の隣に位置した行及び前記第１または第２ビットラインに接続されたプログラムされたメモリセルを再プログラムする段階とを含む。 - 特許庁

For a prescribed period, immediately prior to the start of the address period, the same voltage as the pulse voltage of the base pulse is applied to the row electrodes, and the same voltage as the voltage of the pixel data pulse capable of generating address discharge is applied to the column electrodes, so that fine discharge is generated in the selected cell and the quantity of wall charge formed in the selected cell is reduced.例文帳に追加

この際、上記アドレス期間の開始直前に、所定期間に亘り、行電極にベースパルスのパルス電圧と同一の電圧を印加すると共に、アドレス放電を生起させ得る画素データパルスの電圧と同一の電圧を列電極に印加することにより、上記選択セル内において微弱な放電を生起せしめてこの選択セル内に形成されている壁電荷の量を低減させる。 - 特許庁

The ATM communication device is provided with a processing section 16 that converts operating condition data obtd. by setting operating conditions of other ATM communication device U to be connected via an ATM transmission line into an ATM cell and interface sections 11, 12 that insert the converted ATM cell to a transmission frame and transmit the transmission frame to the other ATM communication device U via the ATM transmission line L.例文帳に追加

ＡＴＭ伝送ラインＬを介して接続される他のＡＴＭ用通信機器Ｕの動作条件について設定された動作条件データをＡＴＭセルに変換する処理部１６と、変換されたＡＴＭセルを伝送フレームに挿入すると共にその伝送フレームをＡＴＭ伝送ラインＬを介して他のＡＴＭ用通信機器Ｕに送信するインターフェース部１１，１２とを備えている。 - 特許庁

In a magnetic memory provided with a memory cell array in which memory cells having magnetic resistance elements being writable by changing resistance by making current flow are arranged in a matrix state, the test method of the memory includes a writing step performing writing of test data for the memory cell by using a writing pulse having height of writing pulse height or less during use also having narrower width than width of the writing pulse.例文帳に追加

電流を流して抵抗を変化させることにより書き込みが可能な磁気抵抗素子を有するメモリセルがマトリクス状に配列されたメモリセルアレイを備えた磁気メモリにおいて、使用時の書き込みパルスの高さ以下の高さを有しかつ当該の書き込みパルスの幅よりも狭い幅を有する書き込みパルスを用いて前記メモリセルに試験データの書き込みを行う書き込みステップを備えている。 - 特許庁

This method includes a step of associating a destination forwarding tag to a data packet, a step of creating a sequence of fixed length cells for further transmission to at least one cell switching node, a step of dynamically analyzing the destination forwarding tag for elaborating a packet cell forwarding decision applicable to all cells of the sequence, and performing a subsequent transfer operation of the all cells, to at least one outgoing link.例文帳に追加

本方法は、宛先転送タグをデータパケットに関連させるステップ、少なくとも１つのセル交換ノードへさらに転送するための固定長のセルのシーケンスを作成するステップ、および宛先転送タグを動的に分析して、シーケンスの全てのセルに適用可能なパケットセル転送判断を作成し、少なくとも１つの出力リンクへの全セルの後続する伝送動作を実行するステップを含む。 - 特許庁

In the nonvolatile semiconductor memory device for programming memory cells which have a first or a second logic status, and for deleting them in sector units in accordance with input data having a plurality of bit information, the memory cell transistors of cell array block and transistors of column decoder block have a plurality of sectors which are formed by sharing a bulk area, to provide a sector structure formed of the shared bulk.例文帳に追加

第１または第２論理状態を有するメモリセルを、複数のビット情報を有する入力データに応じてプログラムしセクタ単位に消去する不揮発性半導体メモリ装置において、セルアレイブロックのメモリセルトランジスタとコラムデコーダーブロックのトランジスタが一つのバルク領域を共有して形成されたセクタを複数有し、共有バルクで形成されたセクタ構造を有する半導体メモリ装置とした。 - 特許庁

In the semiconductor memory device compressing data read from a memory cell in synchronization with a rise edge of a first external clock signal, the timing of controlling a latch circuit and an output buffer circuit connected to a data bus transmitting the summary result is synchronized with a rise edge of a second external clock signal and a rise edge of a third external clock signal.例文帳に追加

第１の外部クロック信号の立ち上がりエッジに同期してメモリセルからの読み出しデータの縮約を行う半導体記憶装置において、縮約結果を伝送するデータバスに接続されるラッチ回路及び出力バッファ回路の制御タイミングを、それぞれ第２の外部クロック信号の立ち上がりエッジ、第３の外部クロック信号の立ち上がりエッジに同期するタイミングとした。 - 特許庁

A parameter table which describes in time series control data corresponding to a voltage to be applied respectively on ion transport constituent elements such as a first stage quadrupole, a multiple pole ion guide arranged in a collision cell, and a third stage quadrupole is generated at a data generating part 400 constructed of a CPU, and is held in a table holding part 411 being an external memory by DMA transmission.例文帳に追加

第１段四重極、コリジョンセル内に配設された多重極イオンガイド、第３段四重極などのイオン輸送構成要素にそれぞれの印加する電圧に対応した制御データを時系列的に記述したパラメータテーブルをＣＰＵにより構成されるデータ生成部４００で生成し、ＤＭＡ転送で外部メモリであるテーブル保持部４１１に保持する。 - 特許庁

This data search and display method which displays a graphical user interface on a terminal when a database is searched for data has at least ≥1 comparative operation cells for inputting comparative operation conditions and at least ≥1 logical operation frames surround the comparative operation cell in a previously specified field in a picture for making the search.例文帳に追加

データベースのデータ検索時のグラフィカル・ユーザ・インターフェイスを端末上に表示させるデータ検索表示方法にして、検索を実行するための画面内の予め指定されたフィールド内に、比較演算条件を入力する為の少なくとも１以上の比較演算セルと、前記比較演算セルを囲う少なくとも１以上の論理演算フレームとを有するデータ検索表示方法。 - 特許庁

A cell phone terminal performs adhoc communication with other terminal, acquires the telephone directory data held by the other terminal, specifies a person who coincides as viewed from both terminal users and has high priority, transmits information such as telephone directory data, mails, and images of the specified person to other terminal by adhoc communication.例文帳に追加

そして、携帯電話端末は、他の端末とアドホック通信を行い、当該他の端末が保持している電話帳データを取得し、他の端末から取得した電話帳データにより、両端末ユーザにとって相互に一致し且つ優先度の高い人物を特定し、その特定した人物の電話帳データやメール、画像等の情報を、アドホック通信により他の端末へ送信する。 - 特許庁

The semiconductor storage has a first latch circuit 232 for latching stored data and a plurality of second latch circuits 210 operating according to logic reversed to the first latch circuit 232, and has a storage cell part 202 for receiving the stored data from the first latch circuit 232 by the second latch circuit 210 selected by a selection signal to output it.例文帳に追加

本発明にかかる半導体記憶装置は、被記憶データをラッチする第１のラッチ回路２３２と、第１のラッチ回路２３２とは反転した論理で動作する複数の第２のラッチ回路２１０を有し、選択信号により選択された第２のラッチ回路２１０により第１のラッチ回路２３２からの被記憶データを受け取り出力する記憶セル部２０２とを有するものである。 - 特許庁

While the drive circuit carries a current to the storage element through the access transistor by applying a voltage between the bit line BL and the plate line in the first operation of writing and erasure of data to the memory cell MC, applies a voltage opposite to the voltage in the first operation between the well and the plate line PL in the second operation of the writing and the erasure of the data.例文帳に追加

駆動回路は、メモリセルＭＣへのデータの書き込みと消去の一方（第１動作）でビット線ＢＬとプレート線との間に電圧を印加することによって前記アクセストランジスタを介して前記記憶素子に電流を流し、データの書き込みと消去の他方（第２動作）においては、第１動作での前記電圧と逆向きの電圧を前記ウェルと前記プレート線ＰＬとの間に印加する。 - 特許庁

In the charger 101 to which a battery pack 128 with a nonvolatile memory 133 and a secondary battery cell 139 is attached, fully-charged capacity data indicating a chargeable capacity when fully charging the battery pack 128 and a charged state deterioration correcting table for correcting fully charged capacity data in response to the number of charging cycles is read from the nonvolatile memory 133.例文帳に追加

不揮発性メモリ１３３及び二次電池セル１３９を備えたバッテリーパック１２８が装着される充電装置１０１において、バッテリーパック１２８の満充電時における充電可能容量を示す満充電容量データ及び充電サイクル数に応じて満充電容量データを補正するための充電放置劣化補正テーブルを不揮発性メモリ１３３から読み出す。 - 特許庁

In procedure of reading out data written in a ferroelectric capacitor CFe of a ferroelectric memory cell MFe, first voltage for increasing quantity of polarization of the ferroelectric capacitor CFe is applied to the ferroelectric capacitor CFe, after that, a series of read-out voltage for inducing a potential in accordance with the data in a bit line BL is applied to the ferroelectric capacitor CFe.例文帳に追加

強誘電体メモリセルＭＦｅの強誘電体キャパシタＣＦｅに書き込まれたデータを読み出す手順において、強誘電体キャパシタＣＦｅの分極量を増加させるための第１の電圧を、強誘電体キャパシタＣＦｅに印加し、そのあとに、上記データに応じた電位をビットラインＢＬに誘起させるための一連の読み出し電圧を、強誘電体キャパシタＣＦｅに印加する。 - 特許庁

The semiconductor memory device includes a scrambler configured to output a control signal enabled when an address is an address for accessing a memory cell of a complementary bit line, a write selector configured to selectively transmit data of a write path in response to the control signal, and a read selector configured to selectively transmit data of a read path in response to the control signal.例文帳に追加

本発明に係る半導体メモリ装置は、アドレスが相補ビットラインのメモリセルにアクセスしようとするアドレスである場合、イネーブルされる制御信号を出力するスクランブル部と、前記制御信号に応じて書き込み経路のデータを選択的に伝送する書き込み選択部と、前記制御信号に応じて読み取り経路のデータを選択的に伝送する読み取り選択部とを備える。 - 特許庁

More specifically, the synchronous DRAM includes: a memory array containing at least first and second column blocks being divided by a column address; the first bit line sense amplifier being composed so that data outputted from the first column block of the memory cell array are sensed; and a second bit line sense amplifier being composed so that data outputted from the second column block are sensed.例文帳に追加

より具体的に、同期式ＤＲＡＭはカラムアドレスにより分けられる少なくとも第１カラムブロックと第２カラムブロックとを含むメモリセルアレイ、メモリセルアレイの第１カラムブロックから出力されるデータをセンシングするように構成された第１ビットラインセンスアンプ及びメモリセルアレイの第２カラムブロックから出力されるデータをセンシングするように構成される第２ビットラインセンスアンプを含む。 - 特許庁

To provide a pipe register and a semiconductor memory cell provided with the same with which high speed operation is enabled by sensing the data of respective global input/output positive and negative lines and storing/ outputting the sensed data without an influence caused by loading upon the other global input/output line while being independently connected to the relevant global input/output positive and negative lines.例文帳に追加

本発明は、各グローバル入出力正及び負ラインに独立的に連結されてローディングによる他のグローバル入出力ラインのスキューに影響を受けなくて、該当グローバル入出力正及び負ラインのデータを感知して感知されたそのデータを貯蔵及び出力することによって、高速動作を可能にした、パイプレジスタ及びそれを備えた半導体メモリ素子を提供する。 - 特許庁

If an RCM (risk control matrix) from a user terminal apparatus 2 is received by a communication interface 24 of a document data check apparatus 1, a document data check section 15 reads a message for users related with adaptation representation which is in agreement with each word of the RCM or a representation in each clause, in adaptation representation on a single cell rule database 13 memorized by a memory device 12.例文帳に追加

文書データチェック装置１の通信インタフェース２４によりユーザ端末装置２からのＲＣＭ（リスクコントロールマトリックス）が受信されると、文書データチェック部１５は、記憶装置１２に記憶される単セルルールデータベース１３上の適合表現のうち、ＲＣＭの各単語や各文節中の表現と一致する適合表現と関連付けられるユーザ向けメッセージを読出す。 - 特許庁

In the nonvolatile semiconductor memory device 1, the number of times of accessing each physical address in a first flash memory device 2 of a low data writing/reading speed is counted, and when the access count value of a certain physical address reaches a threshold value (NMAX), data stored in the memory cell of the physical address is transferred to a second flash memory device 3 to be stored.例文帳に追加

不揮発性半導体記憶装置１では、データの書き込み及び読み出しが低速の第１のフラッシュメモリ装置２内の各物理アドレスに対するアクセス回数を計数し、ある物理アドレスに対するアクセスカウント値が閾値(ＮＭＡＸ)に達した場合に、当該物理アドレスのメモリセルに記憶されたデータを第２のフラッシュメモリ装置３に転送して記憶するようにした。 - 特許庁

The storage values of plural line memories in an input serial access memory(SAM) part 22 consisting of a memory cell group to be functioned as plural line memories for storing pixel data constituting an image in each line are shifted by the prescribed number of pixels, transferred to the line memory of a succeeding stage (lower stage) and stared in the line memory.例文帳に追加

画像を構成する画素データを、１ライン単位で記憶する複数段のラインメモリとして機能するメモリセル群からなる入力ＳＡＭ部２２の、その複数段のラインメモリそれぞれの記憶値が、所定の画素数分だけシフトされ、次の段（下の段）のラインメモリに転送されて記憶される。 - 特許庁

First analysis means analyzes a state of the solid model which is cooled by the fluid model using steady-state analysis, and calculates coordinates of a boundary cell on the side of the fluid model located on an interface between the solid model and the fluid model, heat transfer rate, and ambient temperature as first analysis data.例文帳に追加

第１の解析手段は、流体モデルによって固体モデルが冷却される状態を定常解析によって解析し固体モデルと流体モデルとの境界面に位置する流体モデル側の境界セルの座標、熱伝達率、雰囲気温度を第１の解析データとして算出する。 - 特許庁