「Bit a」に関連した英語例文の一覧と使い方(409ページ目) - Weblio英語例文検索

To provide an error correction processing device and an error correction processing method which can easily perform conversion processing of a digital information sequence and a parity bit sequence for error correction to be added to it, to a form responding to a request of a recording and reproduction system and also can shorten recording data length.例文帳に追加

この発明は、デジタル情報系列及びそれに付加する誤り訂正用のパリティビット系列に対して、記録再生系の要求に応じた形態への変換処理を容易に行なうことができ、しかも記録するデータ長も短くし得る誤り訂正処理装置及び誤り訂正処理方法を提供することを目的としている。 - 特許庁

In a system transmitting variable length codewords (for example, MPEG codewords) in data packets by a data and header synthesizer 15, an encoder fills an incomplete data packet having a smaller number of words than a specified number with "zero words" (blank (zero bit) words) having no function to construct a complete data packet including the specified number of words.例文帳に追加

符号化器は、データおよびヘッダ合成機１５により、データ・パケット内で可変長符号ワード（例えば、ＭＰＥＧ符号ワード）を伝送するシステムにおいて、規定された数よりも少ないワードを有する不完全なデータ・パケットに、機能のない”ゼロ・ワード”（空白（ゼロにされたビット）ワード）を満たして、規定された数のワードを備えた完全なデータ・パケットを構成する。 - 特許庁

Image data stored in a frame memory 2 are properly read out and the image data of a reference block are supplied to a bit mask circuit 21, which sets the data of bits to '0' from the LSB to the MSB by as many as specified with the control signal from a power control circuit 23 and supplies them to a moving vector detecting circuit 11.例文帳に追加

フレームメモリ２に記憶されている画像データは、適宜読み出され、そのうちの基準ブロックの画像データは、ビットマスク回路２１に供給され、そこで、電力制御回路２３からの制御信号により指定された数分だけ、LSBからMSBに向かう順番で、ビットのデータが”０”と設定され、動きベクトル検出回路１１に供給される。 - 特許庁

By having a dummy cell array 201 arranged in a memory cell array 101, and an intermediate buffer 300 arranged between the dummy cell array and the input-output circuits 400, control signal of the input-output circuit 400 can be operated at a high speed and at a high frequency in the memory of a large bit width, while the effect of increasing area to the absolute minimum is suppressed.例文帳に追加

ダミーセルアレイ２０１をメモリセルアレイ１０１内に配置し、中間バッファ３００を入出力回路４００の間に配置することにより、ビット幅の大きなメモリにおいても面積増大効果を最小限に抑えつつ、入出力回路４００の制御信号を高速かつ高周波で動作させることを可能にする。 - 特許庁

The D/A conversion device includes a plurality of D/A conversion circuits 20a to 20c each having N pieces of first transistors as an N-bit current source, and a gate potential generation circuit 10 which generates potential at gates of the N pieces of first transistors to pass binary-weighted currents through the plurality of D/A conversion circuits 20a to 20c.例文帳に追加

Ｎビットの電流源であるＮ個の第１トランジスタをそれぞれ有する複数のＤ／Ａ変換回路２０ａ〜２０ｃと、前記複数のＤ／Ａ変換回路２０ａ〜２０ｃそれぞれにおける前記Ｎ個の第１トランジスタのゲートにバイナリ重み付けされた電流を流すための電位を発生させるゲート電位発生回路１０とを有する。 - 特許庁

By receiving, from a bit stream, encoding information indicating that a block as a unit of encoding processing is uncompressed data, and performing termination processing of arithmetic decoding processing using context on a block of uncompressed data when the received encoding information indicates that it is uncompressed data, a certain processing time can be guaranteed.例文帳に追加

ビットストリームから、符号化処理する単位であるブロックが非圧縮データであることを示す符号化情報を受け取り、受け取られた符号化情報が非圧縮データであることを示す場合に、非圧縮データのブロックに対してコンテキストを用いた算術復号処理の終端処理を行うことにより、一定の処理時間を保証することができる。 - 特許庁

An 8×8 block register 21 where multi-bit image data in block units after quantization is stored is zigzag scanned backward by a search controller 24, and a correction counter 23 is counted up each time effective coefficients are changed or moved in accordance with a correction level, and correction processing is repeated till the counted value reaches a value preliminarily set to a correction level set register 22.例文帳に追加

量子化後のブロック単位の多ビット画像データを格納する８×８ブロックレジスタ２１に対して、サーチ制御装置２４により逆方向ジグザグスキャンを行い、補正レベルに応じて有効係数を変化させたり、移動させるごとに、補正カウンタ２３をカウントアップし、補正レベル設定レジスタ２２に予めセットされた値に到達するまで、補正処理を繰り返す。 - 特許庁

An output position control part 33 functions as a rate matching/first interleaving part, repeats or eliminates a bit determined by the D calculating part 32, newly redistributes a plurality of bits to a plurality of columns on the basis of the number D of cumulative repetition/deletion bits and interchanges bits of at least two columns among a plurality of columns obtained by redistribution.例文帳に追加

出力位置制御部３３は、レートマッチング・第１インタリーブ部として機能し、Ｄ算出部３２で判定されたビットを反復または削除するとともに、累積反復／削除ビット数Ｄに基づいて複数のビットをあらためて複数の列に再分配し、再分配で得られた複数の列のうち少なくとも二列のビットを入れ替える。 - 特許庁

A variable-length encoding unit 13 performs entropy coding on a value (NumCoeff) which is produced by subtracting "1" from the number of non-zero quantization coefficients among a plurality of quantization coefficients aligned in one dimension, and executes a symbol encoding step performing entropy coding and the like on 1-bit symbol (SIG) indicating whether a quantization coefficient arranged in one dimension is non-zero.例文帳に追加

可変長符号化部１３が、１次元に配列された複数の量子化係数の中で、非ゼロの量子化係数の個数から１を減じている値（ＮｕｍＣｏｅｆｆ）をエントロピー符号化するとともに、１次元に配列された量子化係数が非ゼロであるか否かを示す１ビットシンボル（ＳＩＧ）をエントロピー符号化するシンボル符号化ステップなどを実行する。 - 特許庁

An information beam having a prescribed special pattern wherein a margin of an S/N ratio per 1 dot is widened by dividing a plurality of optical elements of a spatial light modulating means into blocks consisting of a plurality of adjacent optical elements and assigning each block to each bit which constitutes data to perform light modulation is recorded in the hologram recording medium.例文帳に追加

ホログラム記録媒体に、空間光変調手段の複数の光学素子を互いに隣接する複数の光学素子からなるブロックに分割し、各ブロックをデータを構成する各ビットに割り当てて光変調することにより、１ドット当たりのＳ／Ｎのマージンを広くした所定の特殊パターンを有する情報光を記録しておく。 - 特許庁

An automatic sensing circuit 4 discriminates whether the HDTV signal complies with the 1035 video signal format or the 1080 video signal format on the basis of the length of a period when a blanking period identification bit included in a video timing reference SAV signal and a video timing reference EAV signal included in the HDTV video signal (a) is logical 1.例文帳に追加

自動検知回路４はＨＤＴＶ映像信号ａ中の映像タイミング基準ＳＡＶ信号および映像タイミング基準ＥＡＶ信号に含まれているブランキング期間識別ビットが“１”である期間の長さによって、ＨＤＴＶ映像信号ａが1035映像信号フォーマットであるか1080映像信号フォーマットであるかを判断する。 - 特許庁

The column reset circuit 60 comprises operational amplifiers 41, 42 and low-pass filters 31, 32, and each of the operational amplifiers 41, 42 comprises a first input part connected to the column bit line 118, a second input part connected to a reset signal generator for generating a reset signal during a reset cycle, and an output part selectively connected to the column reset line 158.例文帳に追加

列リセット回路６０は、演算増幅器４１、４２と、ローパスフィルタ３１、３２とを備え、演算増幅器４１、４２が、列ビットライン１１８に接続された第１の入力部と、リセットサイクル中にリセット信号を生成するリセット信号生成器に接続された第２の入力部と、列リセットライン１５８に選択的に接続される出力部とを備える。 - 特許庁

This pipeline A/D converter is composed of serially connected plural pipeline stages, and a one-bit A/D converter and a reference voltage generating means is provided for detecting the gain error of each of pipeline stages and correcting the gain error by controlling a reference voltage supplied to the pipeline stage on the basis of this gain error.例文帳に追加

パイプラインＡ／Ｄ変換器において、直列接続された複数段のパイプラインステージ及び１ビットＡ／Ｄ変換器から構成されるパイプラインＡ／Ｄ変換器と、各パイプラインステージのゲインエラーを検出し、このゲインエラーに基づきパイプラインステージに供給される基準電圧を制御してゲインエラーを補正する基準電圧生成手段とを設ける。 - 特許庁

That is, a micro processor 1 receives a signal from an ignition and extinguishment switch 5, controls opening and closing of a solenoid valve 11, 12, or 16 according to an ignition/extinguishment program stored in a storage device 3 via an input and output device 4, and delays a little bit the supply stop of the auxiliary fuel gas by the delay means to prevent backfire in the extinguishment.例文帳に追加

即ち、バーナー１５の点火・消火は、点火消火スイッチ５からの信号を受けてマイクロプロセッサ１が記憶装置３に記憶された点火・消火プログラムに従い入出力装置４を介して電磁弁１１、１２または１６を開閉制御し、消火の際は逆火防止のため、遅延手段により助燃ガスの供給停止を少し遅らせる。 - 特許庁

Quick access to program searching of a video-recorded program and the intuitive and comprehensive grasping of video-recorded contents are realized by using a digital bit stream recording and reproducing device 10 which records sample video corresponding to the program of a recording tape in a VTR 2 through the use of an HDD 3 to display all the sample images on one screen by a multi-screen display part 6.例文帳に追加

ＶＴＲ２内の記録テープの番組と対応したサンプル映像を、ＨＤＤ３を用いて記録し、マルチ画面表示部６により全サンプル画像を一つの画面に表示するようにしたデジタルビットストリーム記録再生装置１０を用いて、録画番組の頭出しのクイックアクセスと、録画内容の直感的かつ網羅的な把握を実現した。 - 特許庁

A semiconductor device 10 is provided with first and second active regions 101A, 101B formed on a semiconductor substrate, a plurality of transistors Tr1, Tr2, etc. formed in the first and second active regions 101A, 101B, and a plurality of bit paired lines BLnT, BLnB (provided that n is a positive integer) extended in an row direction.例文帳に追加

半導体装置１０は、半導体基板上に設けられた第１及び第２の活性領域１０１Ａ、１０１Ｂと、第１及び第２の活性領域１０１Ａ、１０１Ｂ内にそれぞれ設けられた複数のトランジスタＴｒ１、Ｔｒ２、・・・と、列方向に延びる複数のビット線対ＢＬｎＴ、ＢＬｎＢ（但し、ｎは正の整数）とを備えている。 - 特許庁

To provide a technology used in a system for realizing synchronous multiplexing access, employing an incoherent synchronous OCDM for expressing (1, 0) of a unipolar code by ON/OFF switching of optical pulse, whereby the receiver side of receiving transmission using a spread code can distinguish when a bit "0" is received, using the spread code when there is no transmission signal using the spread code.例文帳に追加

光パルスのON／OFFによってユニポーラ符号の(1, 0)を表現するインコヒーレントOCDMを用いる同期型の多重アクセスが実現されているシステムにおいて、ある拡散符号を用いた伝送を受信した場合、受信側で、その拡散符号を用いたビット‘0’を受信しているときと、その拡散符号を用いた伝送信号なしのときとを区別できる様にすることである。 - 特許庁

To prevent deterioration in a bit error rate by dealing with a difference in radio wave propagation distances between an antenna of each base station and an antenna of a radio terminal, in an OFDM-MIMO radio communication system for performing simultaneous communication combining an OFDM system and a MIMO system between a plurality of base stations and one radio terminal.例文帳に追加

複数の基地局と一つの無線端末の間でＯＦＤＭ方式とＭＩＭＯ方式を組み合わせた同時通信を行うＯＦＤＭ−ＭＩＭＯ無線通信システムにおいて、各基地局のアンテナと無線端末のアンテナの間のそれぞれの電波伝搬距離の違いに対処し、ビット誤り率の劣化を防止することを図る。 - 特許庁

After reading the memory region specified by an address by combination of a data destroy signal (DEL) and a chip selecting signal (/CS), it is stopped that data is rewritten in a region in which data is destroyed by its reading operation by lowering the potential of a plate line after a bit line is pre-charged to the ground potential.例文帳に追加

データ破壊信号（ＤＥＬ）とチップ選択信号（／ＣＳ）との組み合わせにより、アドレスにより指定されたメモリ領域に対して読み出し動作をおこなった後、ビット線を接地電位にプリチャージしてからプレート線の電位を下げることによって、その読み出し動作によってデータが破壊された領域にデータが書き戻されるのを停止する。 - 特許庁

The memory array has nonvolatile memory cells, in which a write voltage is applied from a write selection word line according to an address signal in the write operation and also a write current is supplied from a transistor (TR6) switching controlled by a write selection bit line and the parallel write restriction circuit according to logical values of write data.例文帳に追加

メモリアレイは、書き込み動作においてアドレス信号に従って書き込み選択とされるワード線から書き込み電圧が印加され、且つ、書き込みデータの論理値に従って書き込み選択ビット線と並列書き込み制限回路によりスイッチ制御されるトランジスタ（ＴＲ６）から書き込み電流が供給される不揮発性メモリセルを有する。 - 特許庁

Provided are a sub-band division filter bank 4a which divides an audio signal into a plurality of sub-bands and performs down sampling to generate a plurality of sub-band signals, LD-CELP quantizers 20a to 20d which encode the plurality of sub-band signals based upon LD-CELP, and a multiplexer 4c which generates a bit stream from the encoded sub-band signals.例文帳に追加

音声信号を複数のサブバンドに分割し、ダウンサンプリングし、複数のサブバンド信号を生成するサブバンド分割フィルタバンク４ａと、複数のサブバンド信号をＬＤ‐ＣＥＬＰに基いて符号化するＬＤ‐ＣＥＬＰ量子化器２０ａ乃至２０ｄと、符号化サブバンド信号からビットストリームを生成するマルチプレクサ４ｃとを備える。 - 特許庁

To accomplish a simpler and more robust deskew system capable of operating over a wider range of input values with greater accuracy and over a broader range of temperatures regarding a system which performs automatic deskew tuning and alignment across high-speed, parallel interconnections in a high performance digital system to compensate for inter-bit skew.例文帳に追加

ビット間スキューを補償するべく高性能ディジタルシステム内で高速並列相互接続を経由して自動スキュー除去同調および整列を実施するシステムに関し、より高い精度でより広い入力値範囲にわたり、かつ、より広い温度範囲にわたって動作可能な、より単純でより頑強なスキュー除去システムを実現する。 - 特許庁

And a signal S2 obtained by reverse-quantizing the output from the quantization circuit 57 in a reverse-quantization circuit 60 and by reverse-DCT processing it with an IDCT circuit 61 is subtracted from a signal S1 before the DCT process, and the obtained subtraction output is variable-length-coded in a variable-length coding circuit 71 to be extracted as a subtraction bit stream.例文帳に追加

また、量子化回路５７からの出力を、逆量子化回路６０で逆量子化し、ＩＤＣＴ回路６１で逆ＤＣＴ処理して得られた信号Ｓ２を、ＤＣＴ処理前の信号Ｓ１から減算し、得られた差分出力を可変長符号化回路７１で可変長符号化して差分ビットストリームとして取り出す。 - 特許庁

To obtain a simpler and more robust deskew system capable of operating over a wider range input values with greater accuracy and over a broader range of temperature regarding a system for performing automatic deskew tuning and alignment across high-speed, parallel interconnection in a high performance digital system to compensate for inter-bit skew.例文帳に追加

ビット間スキューを補償するべく高性能ディジタルシステム内で高速並列相互接続を経由して自動スキュー除去同調および整列を実施するシステムに関し、より高い精度でより広い入力値範囲にわたり、かつ、より広い温度範囲にわたって動作可能な、より単純でより頑強なスキュー除去システムを実現する。 - 特許庁

When a video recording data file is managed as a block on the HDD, a device is in an initialization time of start, when the bit map table on a memory for managing a space of the block on the HDD is made, if initialization of required hardware and software is finished and video recording data can be reproduced, the control part receives reproduction of video recording.例文帳に追加

録画データファイルがＨＤＤ上のブロックとして管理されているときに、装置起動の初期化時であって、ＨＤＤ上のブロックの空きを管理するためのメモリ上のビットマップテーブルを作成しているときに、必要なハードウェアとソフトウェアの初期化が終了して録画データが再生可能になっていれば、制御部は、録画の再生を受け付ける。 - 特許庁

In wheel position detection, frame transmission is performed for a longer period of time than a one-tire rotation period of time by slowing down a bit rate and a transmission speed, and thereby, transmitters 2 attached to front wheels 5a and 5b are discriminated from transmitters 2 attached to rear wheels 5c and 5d, based on whether a receiver 3 receives signals.例文帳に追加

車輪位置検出において、ｂｉｔレートを遅くして送信速度を遅くし、タイヤ一回転に掛かる時間以上の時間掛けてフレーム送信が行われるようにすることで、受信機３での受信の可否に基づいて前輪５ａ、５ｂに取り付けられた送信機２と後輪５ｃ、５ｄに取り付けられた送信機２とを判別する。 - 特許庁

A channel bit string converting part 55 converts the code sequence supplied from the conversion pattern deciding part 52 to a code sequence including a uncertain code based on the detection flag supplied from the minimum run continuation limit object processing part 53 and the expectation flag, while determines the uncertain code based on a value of directly before the code sequence detected from a directly before detecting part 54.例文帳に追加

チャネルビット列変換部55は、変換パターン決定部52より供給された符号列を、最小ラン連続制限対象処理部53より供給された検出フラグ及び予想フラグに基づいて不確定符号を含む符号列に変換するとともに、直前検出部54により検出された符号列の直前の値に基づいて不確定符号を確定する。 - 特許庁

When low-order four-bit contents of scene information SC are changed into '0010', display control data stored in a display ROM and read out of a sub-CPU is switched to slant scanning of a special pattern, namely, slant scanning for executing an offset display position to a display portion in the neighboring column of a special pattern display portion 16B.例文帳に追加

シーン情報ＳＣの下位４ビットの内容が「００１０」へと変化した時、サブＣＰＵ５４から読み出される表示用ＲＯＭ５６格納の表示制御用データは、特別図柄の走査方向を斜め、すなわちオフセット表示位置を特別図柄表示部１６Ｂの隣接する列の表示部へ実行する斜め走査に切り替わる。 - 特許庁

When an N-bit up counter 401 starts and the count value of the counter 401 agrees with the value of a register 411, a forcible lighting signal for lighting forcibly a laser at a non-image part is made to be active, and also a sampling signal for deciding an APC (automatic power control) monitoring section is made to be active at this time.例文帳に追加

Ｎビットアップカウンタ４０１がスタートしてから、カウンタ４０１のカウント値がレジスタ４１１の値と一致したとき、非画像部でレーザを強制的に点灯させるための強制点灯信号をアクティブにし、さらに、カウンタ４０１のカウント値がレジスタ４０１と一致したとき、ＡＰＣモニタ区間を決めるためのサンプル信号をアクティブにする。 - 特許庁

A first memory cell block 10a connected to one side of an input terminal of a sense amplifier SA0 through a main bit line MBL0 is composed of four memory cells Ma0-Ma3 which are connected in series to each other and connected respectively to word lines TWL0-TWL3, and a dummy cell DMa0 connected to a dummy word line TDWL0.例文帳に追加

センスアンプＳＡ０の一方の入力端子と主ビット線ＭＢＬ０を介して接続される第１のメモリセルブロック１０ａは、それぞれが直列に接続され且つワード線ＴＷＬ０〜ＴＷＬ３とそれぞれ接続される４つのメモリセルＭａ０〜Ｍａ３と、ダミーワード線ＴＤＷＬ０と接続されるダミーセルＤＭａ０とから構成される。 - 特許庁

As operations of a channel forward/reverse feed key in existence as a channel selection key of a conventional receiver, the channel selection is repeated by NIT(Network Information Table) information at selection of a tuner input and by PAT(Program Associated Table) information at selection of a bit stream input, so as to attain the channel selection in matching with both inputs.例文帳に追加

通常の受信機の選局キーとして存在するチャンネル順逆送りキーの操作として、チューナ入力選択時にはＮＩＴ情報による選局の繰り返しを行い、ビットストリーム入力選択時にはＰＡＴ情報による選局の繰り返しを行うことで、両方の入力に合致した選局動作を行う。 - 特許庁

At the time of multiplexing a client frame received from a client device 101 (, 102, 103) on an optical fiber 144, and transferring it to a base station device 130, a remote station device 111 (, 112, 113) generates a transfer frame by adding one bit string for synchronization to at least one client frame, and transmits the transfer frame to the base station device 130.例文帳に追加

リモート局装置１１１（，１１２，１１３）は、クライアント装置１０１（，１０２，１０３）から受信したクライアントフレームを光ファイバ１４４上で多重化して基地局装置１３０へ転送する際に、少なくとも一つ以上のクライアントフレームに対して一つの同期用ビット列を付加した転送フレームを生成し、この転送フレームを基地局装置１３０へ送出する。 - 特許庁

When print data are stored using a PC into a USB memory (Y in S1), image data (bit map) of an icon (S6) selected via a dialog, an icon (S13) indicating a title inputted via the dialog or an icon (S15) indicating a document name is generated and written into the USB memory in association with the print data (S8).例文帳に追加

パソコンでＵＳＢメモリに印刷データを保存する場合（Ｓ１：Ｙ）、ダイアログを介して選択されたアイコン（Ｓ６）、上記ダイアログを介して入力されたタイトルを表示するアイコン（Ｓ１３）、または、ドキュメント名を表示するアイコン（Ｓ１５）の画像データ（ビットマップ）が生成され、上記印刷データと対応付けてＵＳＢメモリに書き込まれる（Ｓ８）。 - 特許庁

A prize ball number signal is outputted to the outside of the game machine every time the value of a prize ball put-out number counter becomes 10 regardless of the state of the error bit in an information output processing, and an error state is canceled when signals are inputted from an error cancellation switch.例文帳に追加

払出制御手段は、情報出力処理にてエラービットの状態によらずに賞球払出個数カウンタの値が１０になる毎に賞球個数信号を遊技機外部に出力し、エラー解除スイッチからの信号入力があるとエラー状態を解除する。 - 特許庁

When an output from the first device 2 to the second device 3 is inverted for a final bit value of data received in the preceding phase, the second device 3 determines that a state of communication preparation in the first device 2 is completed, and starts the mutual communication.例文帳に追加

第１のデバイス２から第２のデバイス３への出力が、前フェーズにおいて受信したデータの最終ビット値と反転していると、第２のデバイス３は第１のデバイス２の通信準備状態が完了状態であると判断し、相互通信を開始する。 - 特許庁

To maintain a positional relation between drawn figures without causing the shift of the figures in drawing positions when the figures are rotated even when drawn figures need to be rotated to obtain graphic data in a bit map format from graphic data in vector format.例文帳に追加

ベクトル形式の図形データからビットマップ形式の図形データを得るのにあたり、描画図形の回転が必要となる場合であっても、回転させないときと図形の描画位置にずれが生じてしまうことなく、図形間の位置関係を保てるようにする。 - 特許庁

To provide a joint minimum average square error (MMSE) equalizer used for reducing a bit error rate floor that is generated by the dispersion of time in an MIMO system for all combinations of each transmission antenna/ reception antenna that are enabled in the MIMO system.例文帳に追加

ＭＩＭＯシステムにおいて、時間の分散によって生じるビット誤り率フロアを低減するために使用されるジョイント最小平均二乗誤差（ＭＭＳＥ）等化器を、ＭＩＭＯシステムで可能なそれぞれの送信アンテナ／受信アンテナの組み合わせのすべてに提供する。 - 特許庁

In the correction write operation, the control circuit simultaneously executes the correction write operation with respect to a plurality of memory units connected to the common bit lines and sequentially executes the correction write verify operation with respect to a plurality of memory units in which the correction write operation is executed.例文帳に追加

制御回路は、補正書き込みに際し、共通のビット線に接続された複数のメモリユニットに対して同時に補正書き込みを実行し、補正書き込みが実行された複数のメモリユニットに対して順次前記補正書き込みベリファイ動作を実行する。 - 特許庁

One dispersion area 10b out of two dispersion areas 10a, 10b which two shared switch transistors constituting a shared switch circuit have is shared as one dispersion area 10b of two pre-charge transistors constituting a bit line pre-charge circuit.例文帳に追加

シェアドスイッチ回路を構成する２個のシェアドスイッチトランジスタが持つ２つの拡散領域１０ａ、１０ｂのうち一方の拡散領域１０ｂは、ビット線プリチャージ回路を構成する２個のプリチャージトランジスタの一方の拡散領域１０ｂとして共用される。 - 特許庁

A read means 120 reads or skips encoded data of a bit stream stored in an input buffer 110 and the encoded data are transferred to the input buffer 110 according to the encoded data consumption Q of the read means 120.例文帳に追加

入力バッファ１１０に格納されたビットストリームの符号化データに対し、読み出し手段１２０が読み出し処理または読み飛ばし処理を行い、読み出し手段１２０での符号化データ消費量Ｑに応じて、入力バッファ１１０へ符号化データが転送される。 - 特許庁

The ink droplet-stuck substrate is solidified to fix a fine metallic particle in the ink droplet to the substrate 10 so that a couple of two-dimensional code displays based on the same bit map data can be plotted on the same substrate 10 in the positions different from each other.例文帳に追加

そして、インク滴が付着した基板を固化処理させることにより、インク滴内の金属微粒子を基板１０に固着させ、同一の基板１０に対して同一のビットマップデータに対する二つの二次元コード表示がそれぞれ異なる位置に描画される。 - 特許庁

When the existence of copyright is written in the extended property information of picture data based on a hierarchical data format (step S603), a gradation reducing instruction signal is outputted in step S604 and the dither parameter of minimum resolution for one bit is set up in step S605.例文帳に追加

階層化データフォーマットによる画像データについて、その拡張プロパティ情報に著作権を有する旨が記載されている場合(ステップS603)には、ステップS604で階調低下命令信号を出力し、ステップS605で1ビット用の最低解像度のディザパラメータをセットする。 - 特許庁

Counterclockwise rotation operation execution means includes left shift operation execution means, right shift operation execution means, OR operation execution means, and mask processing means and executes n-bit counterclockwise rotation operation processing of a rotation base 32 for a variable x of the compression function.例文帳に追加

左ローテーション演算実行手段は、左シフト演算実行手段、右シフト演算実行手段、論理和演算実行手段及びマスク処理手段を備え、圧縮関数の変数ｘに対してのローテーション基数３２のｎビット左ローテーション演算処理を実行する。 - 特許庁

To realize a non-volatile semiconductor memory and its data write-in method in which erroneous write-in of data can be prevented at the time of write-in operation though memory cell array constitution of a shared bit line type is adopted, while operation margin can be enlarged.例文帳に追加

シェアードビット線型のメモリセルアレイ構成を採用しつつも、書き込み動作時にデータの誤書き込みを防止することができると共に、動作マージンを大きくすることができる不揮発性半導体記憶装置およびそのデータ書き込み方法を提供する。 - 特許庁

Each bit of the synchronous pattern 220_0 is also inputted to an all-"0" detection circuit 281, and when all-"0" is detected, a first AND circuit 284 does not output a synchronous pattern detection signal 286 even in the case of coincidence in the coincidence circuits 260 to 267.例文帳に追加

同期パタン２２０_0の各ビットはオール「０」検出回路２８１にも入力され、オール「０」が検出された場合には一致回路２６０〜２６７で一致した場合であっても第１のアンド回路２８４は同期パタン検出信号２８６を出力しない。 - 特許庁