「circuit analysis method」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

To provide a circuit design aid device, a circuit design method and a program which reduce the influence of arrangement or wiring of a macro cell on a result of timing analysis and can accurately determine whether a circuit after arrangement and wiring satisfy a timing condition.例文帳に追加

マクロセルの配置や配線がタイミング解析の結果にもたらす影響を低減させた上で、配置配線後の回路がタイミング条件を満たすか否かを的確に判定できる回路設計支援装置、回路設計方法およびプログラムを提供する。 - 特許庁

The method is applied to an analysis an integrated circuit wherein enhanced contrast or 3D imaging in a shot imaging improves an overlay measuring technique.例文帳に追加

本方法は、集積回路の分析に適用され、コントラストを高めることにより、または１回のショット撮像における３Ｄ撮像によってオーバーレイ測定技法を改善する。 - 特許庁

To provide a method for detecting tracking short circuit generated in an electric path without performing special data processing such as frequency analysis, even when a load apparatus is in operation.例文帳に追加

負荷機器が稼働中であっても、電路に発生するトラッキング短絡を周波数解析等の特別なデータ処理を行うことなく検出できる方法を提供する。 - 特許庁

To provide a monitoring method for accurately estimating in advance the dispersion of electrical characteristics or circuit delay characteristics of the semiconductor device while utilizing RSF-based analysis.例文帳に追加

ＲＳＦによる解析手法を利用しつつ，半導体装置の電気特性や回路遅延特性のバラツキを正確に前もって見積もるためのモニタリング方法を提供する。 - 特許庁

To provide a system and a method for pattern defect inspection which can speed up detailed analysis of detected pattern defect in semiconductor circuit pattern formation process, by skipping visual reinspection through a review device.例文帳に追加

半導体回路パターン形成工程において、レビュー装置による目視再検査を省略して、検出したパターン欠陥の詳細な解析を迅速化する。 - 特許庁

To provide a delay analysis method of a semiconductor integrated circuit, which shortens processing time of a computer while having high accuracy which is nearly equal to that of delay computation in consideration of DPSN.例文帳に追加

DPSNを考慮した遅延計算と同程度の高い精度を持ちながら、コンピュータの処理時間を短縮した半導体集積回路の遅延解析方法を提供する。 - 特許庁

To provide a packaged semiconductor device, together with its manufacturing method, wherein a circuit analysis of a semiconductor element chip sealed inside is prevented surely.例文帳に追加

内部に封止されている半導体素子チップの回路解析を確実に阻止することが可能なパッケージ型の半導体装置およびその製造方法を提供する。 - 特許庁

In this analysis method, by observing phenomenon with an emission microscope and liquid crystal analyzer, the power supply drop occurrence part in the semiconductor integrated circuit is estimated.例文帳に追加

この現象をエミッション顕微鏡、液晶解析装置で観測することによって、半導体集積回路内の電源ドロップ発生箇所を推測する解析手法を提案する。 - 特許庁

To provide a simulation device which is short in analysis time and high in precisioncon while sidering an effect by circuit operation in adjacent circuit elements, and to provide a computer recording medium, in which a simulation method is stored, and a simulation program.例文帳に追加

隣接する回路素子の回路動作による影響を考慮した、解析時間が短く、且つ高精度のシミュレーション装置、シミュレーション方法を格納するコンピュータ記録媒体及びシミュレーションプログラムを提供する。 - 特許庁

To provide a method and a device for simulating circuit and a storage medium, by which analytic accuracy can be improved without increasing the analyzing processing time in the transient response analysis of an electronic circuit.例文帳に追加

電子回路の過渡応答解析において、解析処理時間を増加させることなく解析精度の向上を図ることができる回路シミュレーション方法、回路シミュレーション装置、及び記憶媒体を提供すること。 - 特許庁

To provide a variable analysis method for a multivariable structure and a thermal design support method that can precisely accelerate an analysis of a connection structure in a circuit board 1 having thereon a plurality of electronic devices 2 with a variable of heat or the like, for each of the interactive variables.例文帳に追加

熱などの変数を有する電子デバイス２を、複数、回路基板１上に備え、相互に影響し合って変化する各変数の結合構造を解析することを、精度よく、迅速化できる多変数構造の変数解析方法および熱設計支援方法を提供する。 - 特許庁

To solve the following problem: an increase of a design TAT or power consumption cannot be suppressed, in a method performing the timing analysis of the whole circuit after suppressing a clock skew value as thoroughly as possible so as to guarantee the operation timing of the circuit, in the design of the semiconductor integrated circuit.例文帳に追加

半導体集積回路の設計において、回路の動作タイミングを保証するのに、クロックスキュー値を可能な限り抑え込んだ後で回路全体のタイミング解析を行う方法では、設計ＴＡＴや消費電力の増大を抑えられない。 - 特許庁

To provide an electronic circuit analysis device relieving the use limit of the memory areas of a target substrate and can flexibly correspond to the target substrate mounting the plural memory areas with simple constitution and to provide the analysis method and a storage medium.例文帳に追加

ターゲット基板のメモリ領域の使用制限を緩和し、あるいはメモリ領域を複数実装したターゲット基板に対しても簡単な構成で柔軟に対応可能な電子回路解析装置及びその解析方法並びに記憶媒体を提供する。 - 特許庁

To provide a layout method of a semiconductor integrated circuit, capable of preventing the occurrence of IR drop violation or overcurrent violation at power source network analysis, to eliminate occurrence of iteration at the power source network analysis, resulting in a shorter TAT.例文帳に追加

電源網解析でＩＲドロップ違反や許容電流値超過違反が発生しないようにし、電源網解析でのイタレーションの発生を無くし、ＴＡＴ短縮を図ることができる半導体集積回路のレイアウト方法を提供する。 - 特許庁

The simulation method using a computer is configured to weight layout parameters of an analysis target circuit on the basis of priority information of cells constituting the circuit, convert the weighted layout parameters to physical characteristics, convert the physical characteristics to circuit parameters, and analyze the circuit on the basis of a net list including the circuit parameters.例文帳に追加

コンピュータによるシミュレーション方法において、解析対象の回路を構成するセルの優先度情報に基づいて回路のレイアウトパラメータに重み付けを施し、重み付けを施したレイアウトパラメータを物理特性に変換し、物理特性を回路パラメータに変換し、回路パラメータを含むネットリストに基づいて回路の解析を行うように構成する。 - 特許庁

To provide a semiconductor integrated circuit where an operational timing failure can be avoided by a method wherein a circuit design is carried out by Raking advantage of a delay time of a RAM, and a timing analysis is carried out by using the delay time or by taking delay times of other components other than the RAM into consideration.例文帳に追加

ＲＡＭ及び該ＲＡＭの記憶素子をビット単位で利用する論理回路を有する半導体集積回路及びその設計方法において、タイミング不良を回避し、必要な動作速度を達成する。 - 特許庁

To provide a substrate model preparing device and method analyzing a substrate model obtained by mesh-dividing a substrate part in a semiconductor integrated circuit into cells having a plurality of sizes, and to provide a substrate noise analysis device and method.例文帳に追加

半導体集積回路における基板部分を複数のサイズを有するセルにメッシュ分割して得られる基板モデルを解析する基板モデル作成及び方法、並びに基板ノイズ解析装置及び方法を提供する。 - 特許庁

To properly set the operation margin of a finally designed integrated circuit, and to increase the degree of freedom of the design of the integrated circuit and reduce the costs of an integrated circuit accordingly concerning a timing analysis method and apparatus, a program and a storage medium.例文帳に追加

本発明は、タイミング解析方法及び装置、プログラム及び記憶媒体に関し、最終的に設計される集積回路の動作マージンを適切に設定し得、その分集積回路の設計の自由度を向上すると共に集積回路のコストも低減可能とすることを目的とする。 - 特許庁

To provide a connection model generating device for automatically generating a connection part model of a part mounted to a circuit board, a connection model generating method and a connection model generating program in the analysis of the circuit board on which the part is mounted.例文帳に追加

本発明は部品実装した回路基板の解析に関し、より詳細には回路基板に搭載した部品の接合部モデルを自動生成する接合モデル生成装置、接合モデル生成方法および接合モデル生成プログラムに関するものである。 - 特許庁

To provide a power supply cord with a structure wherein a crystal structure of copper is apt to appear at a mark caused by short circuit of a conductor or fire and an analysis based on a DAS (Dendrite Arm Spacing) method is possible even though applying of a CS (Cell Size) method is difficult.例文帳に追加

導体の端ランクあるいは火災により生じた短絡痕に銅の結晶組織が現れやすいようにし、ＣＳ法の適用が難しい場合でもＤＡＳ法による解析が可能な構造の電源コードを提供する。 - 特許庁

To facilitate a wiring correction based on the characteristic evaluation of a chip, fault analysis and FIB or the like and to provide a thin and miniaturized semiconductor integrated circuit in a monolithic structure and a producing method therefor on the other hand.例文帳に追加

チップの特性評価、故障解析、ＦＩＢ等による配線修正を容易にする一方で、薄型でかつ小型のモノリシック構造の半導体集積回路とその製造方法を提供する。 - 特許庁

To provide a semiconductor evaluation device, its method, and a program, which acquires internal delay information of an LSI without using a special circuit, and enables process monitoring, failure analysis and quality determination.例文帳に追加

特別な回路を使用せず、ＬＳＩの内部遅延情報を取得し、プロセスモニタ、不良解析、良否判定を可能とする半導体評価装置およびその方法、並びにプログラムを提供する。 - 特許庁

To provide a failure analyzer and a failure analysis method of a semiconductor integrated circuit, capable of comparatively easily specifying such a high resistance failure that minute search of a failure spot is difficult.例文帳に追加

故障箇所の絞り込みが困難である高抵抗故障を比較的容易に特定することができる半導体集積回路の故障解析装置及び故障解析方法を提供する。 - 特許庁

To provide a semiconductor integrated circuit and its inspection method in which analysis in a memory failure is facilitated for a memory storing secret data while securing secret of data stored in the memory.例文帳に追加

機密データを格納するメモリに対して、メモリに格納されるデータの機密性を確保しつつ、メモリ不良時の解析を容易にする半導体集積回路およびその検査方法を提供する。 - 特許庁

To provide an inspection data analysis method and an information system therefor for estimating sources of defects of products such as an integrated circuit, a liquid crystal display device, an optical transceiver, and a thin film magnetic head manufactured via a great number of steps.例文帳に追加

集積回路、液晶ディスプレイ、光トランシーバ、薄膜磁気ヘッドなど多数の工程を経て形成される製造物の不良の発生源を推定するのための検査データ解析方法やその情報システムを提供する。 - 特許庁

To provide a semiconductor integrated circuit device that has a mechanism for locating a physical failure in a data bus and also a logical failure in data transfer, and a data transfer failure analysis method therefor.例文帳に追加

データバスの物理的な故障の他、データ転送における論理的な障害が発生した箇所を特定する機構を備えた半導体集積回路装置及びそのデータ転送障害解析方法を提供する。 - 特許庁

To provide a power supply network analyzing method capable of performing a power supply network analysis improved in analytic precision in a short time by modeling the power supply wiring in a circuit block as a simplified resistance network.例文帳に追加

回路ブロック内の電源配線を簡略化された抵抗網としてモデル化することにより、解析精度が向上した電源網解析を短時間で行うことが可能な電源網解析方法を提供すること - 特許庁

To provide a column repair circuit and its repair method of a nonvolatile ferroelectric memory device in which redundancy is easily changed or added any time without performing a fail bit analysis and fuse cut off process.例文帳に追加

本発明は、欠陥ビット分析ヒューズ切断プロセスを経ることなくいつでも冗長を変えたり追加したりし易い不揮発性強誘電体メモリ装置の列修理回路及びその修理方法を提供する。 - 特許庁

To enhance accuracy in the analysis of electromagnetic field strength calculation and make the processing efficient by automatically dividing a metal chassis for an electric circuit device and the like into a quadrangular shaped mesh (patch) which fits to a moment method, based current calculation.例文帳に追加

電気回路装置などの金属筐体をモーメント法の電流計算に適する四角形形状のメッシュ（パッチ）に自動分割し、電磁界強度算出の解析精度を高め、処理を効率化する。 - 特許庁

A delay analysis method includes: a step of extracting, from a storage device, a delay value of a reconfiguration path used for controlling change in the circuit surface of a dynamic reconfigurable device; and a step of calculating the delay value of a data path in the circuit surface in consideration of the delay value of the reconfiguration path.例文帳に追加

遅延解析方法は、動的再構成デバイスの回路面の変更を制御するための再構成パスにおける遅延値を記憶装置から抽出するステップと、再構成パスの遅延値を考慮して回路面におけるデータパスの遅延値を算出するステップとを具備する。 - 特許庁

Design data D101 including circuit data of a test point and information relevant to the test method attached to this test point is input, and design data having undergone code analysis by a design data code analysis section K102 in a data input section K101 is stored in a storage device 700 with a database storage section K103.例文帳に追加

テストポイントの回路データと、このテストポイントに付属するテスト手法に関連した情報を含む設計データＤ１０１を入力し、データ入力部Ｋ１０１における設計データコード解析部Ｋ１０２によるコード解析を経た設計データがデータベース格納部Ｋ１０３により記憶装置７００に格納される。 - 特許庁

To provide a micro manipulator and a minute insulator sampling method using it, easily picking up the minute insulator difficult to be picked up without a large-scale high-voltage power supply, an electric circuit and equipment to step up for the next analysis by a simple method.例文帳に追加

大掛かりな高圧電源や、電気回路、装備などを必要せず、取出しの困難な微小絶縁物を簡単な方法により容易にピックアップして次の解析などにステップアップできるマイクロマニピュレーターとそれを用いた微小絶縁物の採取方法を提供する。 - 特許庁

To calculate a stable impulse response in the analysis of the electromagnetic field intensity radiated by an electric circuit device including a nonlinear element and to reduce the calculation quantity of a moment method and the convolution calculation quantity in an inverse FFT(fast Fourier transform).例文帳に追加

非線形素子を含む電気回路装置の放射する電磁界強度の解析において安定なインパルス応答計算を可能とし、またモーメント法の計算量、逆ＦＦＴにおける畳み込み計算量を削減する。 - 特許庁

To provide a computer-aided design system and method thereof for logic design analysis for determining logical interdependencies between points in a topology of a digital circuit by which time and memories required for a processing are saved.例文帳に追加

本発明は、処理に要する時間及びメモリが節約された、ディジタル回路の論理ネットワーク中の点間で論理的相互従属関係を定める論理設計解析用のコンピュータ支援設計装置及び方法の提供を目的とする。 - 特許庁

To provide a delay analysis method of an integrated circuit that enables finding of delay condition violation expressing after clock tree synthesis during delay analysis in an ideal clock mode before clock tree synthesis, and enables reduction of the design man-hour when the delay condition violation expressing after clock tree synthesis is included in design data before the clock tree synthesis.例文帳に追加

クロックツリー合成前の理想クロックモードでの遅延解析時に、クロックツリー合成後に発現する遅延条件違反を発見できるようにし、クロックツリー合成前の設計データにクロックツリー合成後に発現する遅延条件違反が含まれている場合の設計工数を低減化できるようにした集積回路の遅延解析方法を提供する。 - 特許庁

The method for analyzing electrostatic noise tolerance of the semiconductor integrated circuit device largely shortens the analysis time compared with conventional ones; as the semiconductor integrated circuit device can be divided into regions, and a location with a relatively weaker tolerance to electrostatic noise can be detected from impedance information acquired in each region.例文帳に追加

半導体集積回路装置の静電ノイズ耐性を解析する方法であって、半導体集積回路装置を領域分割し、各領域において得られたインピーダンス情報から静電ノイズ耐性の比較的弱い箇所を検出することが可能であり、解析時間が従来よりも大幅に短縮化される。 - 特許庁

To provide a semiconductor device which can surely inhibit an analysis of an integrated circuit of the semiconductor element fixed to a substrate (which can surely retain confidential information about a semiconductor device), and to provide its manufacturing method.例文帳に追加

基板に固定されている半導体素子の集積回路が解析されることを確実に阻止することが可能な（半導体素子に関する機密情報を確実に保持することができる）半導体装置およびその製造方法を提供する。 - 特許庁

To provide an apparatus and a method for analysis of aggregation that can automatically graphically plot data of a visual inspection result by circuit boards, by components, and by lead terminals so as to quickly analyze a soldering defective state thereby implementing countermeasures.例文帳に追加

外観検査結果データから、回路基板別、部品別、リード端子別に自動でグラフ化が可能となり、早急に半田付け不良状態の解析を行って対策を講ずることが可能な集計分析装置及び集計分析方法を提供する。 - 特許庁

To provide a method, a device, and a program having high optimization accuracy and allowing arrival at a solution intended by a designer in a short time by combining optimization between transistor units and optimization of a circuit as a whole and properly combining determination of an operation area, analysis of the operation area, a SWEEP sensitiveness analysis, and the like during the optimization processes.例文帳に追加

トランジスタ単体間での最適化と回路全体としての最適化を組み合わせることで、又はこれらの最適化を行うにあたっては動作領域の判定や、動作領域の解析、ＳＷＥＥＰ感度解析などを適宜組み合わせることで、最適化精度が高く、設計者の意図する解に短時間で到達可能な方法、装置、プログラムを提供すること。 - 特許庁

To provide a method and device for simulating an effective value impedance capable of reducing the possibility of the generation of instability on numerical analysis or the destruction of a physical device by preventing currents or a voltage from being made infinite even when an external circuit is released or short-circuited.例文帳に追加

外部回路が解放や、短絡された場合にでも、電流、電圧が無限大になったりすることは無く、数値解析上の不安定性が生じたり、物理的な装置が破壊される可能性の少ない実効値インピーダンスの模擬方法および装置を得る。 - 特許庁

To provide a logic synthetic method and a logic synthesizer which can reduce time and effort for analysis of a correction part and examination of contents of correction and facilitate further the correction of logic of a module even if large scale correction is needed at the time of logic design of a semiconductor integrated circuit.例文帳に追加

半導体集積回路の論理設計時に大規模修正が必要になった場合でも、修正箇所の解析や修正内容の検討の手間を削減し、モジュールの論理修正をより容易化することができる論理合成方法および論理合成装置を提供する。 - 特許庁

In an embodiment, the method for a multithread achievability algorithm has a step for partitioning a state space of an analyzing circuit into a plurality of partitions, and a step for allocating a thread for each partition and executing achievability analysis with the partition allocated to the threads.例文帳に追加

一形態では、マルチスレッド到達可能性アルゴリズムのための方法は、分析する回路の状態空間を複数のパーティションに区分けするステップと、スレッドを各パーティションに割り当て、該スレッドに割り当てられたパーティションで到達可能性分析を実行するステップとを有する。 - 特許庁

To provide a defect analysis method and its system for analyzing defect, based on an emission image that is detected by an emission microscope corresponding to a circuit block in an LSI chip for a semiconductor device where LSI chips such as system LSIs are arranged.例文帳に追加

システムＬＳＩなどのようなＬＳＩチップが配列された半導体装置に対してＬＳＩチップ内部における回路ブロックに対応付けしてエミッション顕微鏡によって検出される発光像に基いて不良解析をできるようにした不良解析方法およびそのシステムである。 - 特許庁

In an analysis method of adhesiveness of a printed circuit board wherein a silane coupling agent is applied on the conductor surface in order to improve adhesion between at least one conductor layer selected from a metal, a metal oxide and an alloy and a resin layer, oxidation-reduction indicator liquid is dropped onto the printed circuit board, and discoloration thereby is confirmed, to thereby analyze adhesiveness between the conductor layer and the resin layer.例文帳に追加

金属、金属酸化物、合金から選ばれる少なくとも１つの導体層と、樹脂層の密着を向上させるために、導体表面にシランカップリング剤が塗布されたプリント回路基板における密着性の分析方法であって、プリント回路基板に、酸化還元指示薬液を滴下し、変色を確認することで導体層と樹脂層の密着性を分析する。 - 特許庁

In this method for detecting an element exceeding a saturation voltage value and/or a withstand voltage value, a circuit diagram data 2 showing a circuit diagram where the element is used, and analysis result data 3 analyzing the terminal voltage of the element are given.例文帳に追加

飽和電圧値及び／又は耐圧電圧値を超えている素子を検出する飽和・耐圧違反素子の検出方法で、素子が用いられる回路図を示す回路図データ２と、素子の端子電圧を解析した解析結果データ３とを与えるとともに、飽和電圧値及び／又は耐圧電圧値条件１を与え、飽和電圧及び／又は耐圧電圧違反の素子については、これを回路図上で明示する飽和・耐圧違反素子の検出方法。 - 特許庁