「Bit」に関連した英語例文の一覧と使い方(517ページ目)

送信機側の制御回路は、ローリングコードを車両固有のキーコードに基づいて暗号化し、この暗号化したローリングコードに対し送信毎にビット長が変更される付加データを付加することで可変暗号化ローリングコードを生成し、この可変暗号化ローリングコードを用いてＩＤコードを暗号化して送信コードを生成する。 - 特許庁

例文

In print data where 1 pixel is represented by 1 binary bit, print data at even dot position is converted into print data of small dot gray scale representation and stored in a first image buffer 14 whereas print data at odd dot position is converted into print data of intermediate dot gray scale representation and stored in a second image buffer 16.例文帳に追加

１画素につき１ビットの２値表現された印刷データのうち、偶数ドット位置の印刷データを小ドットの階調表現された印刷データに変換して第１イメージバッファ１４に格納し、奇数ドット位置の印刷データを中ドットの階調表現された印刷データに変換して第２イメージバッファ１６に格納する。 - 特許庁

例文

In the case of integrating part of a valid symbol period of the OFDM signal and a correlation signal for a guard period to detect a peak position, the bit selection control circuit 20 selects bits with a properly small prescribed data width than the obtained data width as the result of integration of the maximum value of the peak detection period.例文帳に追加

ＯＦＤＭ信号の有効シンボル区間の一部と、ガード区間の相関信号を積分してピーク位置を検出するに際し、上記ビット選択制御回路２０はピーク検出区間の最大値に基づいて前記積分の結果、得られるデータ幅より適切な小さい一定のデータ幅のビットを選択する。 - 特許庁

Further, each of the bits of the check sum 15 is determined by exclusively ORing all bits at the same positions in the order of the bits of the data slice and then information which is enough to correct the data slice having a multi-bit error is provided for the check sum 15.例文帳に追加

また、チェックサム１５の各ビットは、前記データスライスそれぞれのビットの順序において同じ位置にあるすべてのビットに排他的論理和演算を行うことにより決定され、それによって、複数ビット誤りを有するデータスライスの訂正を可能にするのに十分な情報をチェックサム１５に提供する。 - 特許庁

To improve the taste of a game when a role having a possibility to win in two or more winning lines internally wins, by defining positions enabling a win in respective winning lines as objects of a slip control at high priority without promoting to increase a memory size of a bit data storage area.例文帳に追加

２以上の入賞ラインでの入賞が可能となる役が内部当選した場合に、ビットデータ保存領域等のメモリ量の増大を助長することなく、それぞれの入賞ラインでの入賞を可能とする位置を最優先に滑り制御の対象とすることで、遊技の趣向性を向上する。 - 特許庁

The information generator for DV→MPEG conversion and recompression, based on the input DV stream, generates recompression information, such as the average value of quantization scales, when recompressing in an MPEG format and information on bit assignment of each frame for encoding to I, P, and B pictures, respectively, and stores it in the recording medium.例文帳に追加

ＤＶ→ＭＰＥＧ変換再圧縮用情報生成器は、入力されたＤＶストリームに基づいて、ＭＰＥＧ形式で再圧縮する際の量子化スケールの平均値や、Ｉ、Ｐ、Ｂピクチャにそれぞれ符号化する各フレームのビット割り当て情報などの再圧縮情報を生成して記録媒体に格納する。 - 特許庁

例文

When cache areas are insufficient, the quantity of the cache area occupied by each group is read out from the table 301 in order from the oldest reference timing, respective read quantities area added, and when the added value reaches a desired value, the cache areas to be members of groups corresponding to the added value are deleted from the bit map area 302.例文帳に追加

キャッシュ領域が不足した際には、分布管理テーブル３０１から、最も参照タイミングの古い順に、各グループの占めるキャッシュ領域の量を読み出して加算し、それが所望の値に達したなら、それまでに加算された値に対応するグループのメンバであるキャッシュ領域を、ビットマップ領域３０２から削除する。 - 特許庁

例文

To provide bread which has soft physical properties, can well be bit, and can be chewed and safely swallowed even by people with disturbances of chewing and swallowing functions such as aged people, patients with tooth disease, namely people whose chewing and swallowing movements are difficult, while the original flavor and texture of the bread are enjoyed.例文帳に追加

ソフトな物性でありながら、歯切れがよく、高年齢者や、歯に関する病気の患者等、咀嚼や嚥下が不自由な状況となった、いわゆる咀嚼・嚥下機能低下者であっても、パン本来の香味や食感を楽しみながら咀嚼でき、且つ、安全に嚥下可能なパン類を提供すること。 - 特許庁

Then a signal multiplexer section 114 adds a signal denoting a video image characteristic generated from a video image characteristic signal generating section 115 to each block of the digital signal outputted from the PRIMARY bit addition section 113 to convert the digital signal into a parallel D2 signal, which is written in a special recording and reproducing device 13.例文帳に追加

後に、ＰＲＩＭＡＲＹビット付加部113から出力されるデジタル信号を、信号多重化部114にてそれぞれブロック毎に、映像特性信号発生部115より発生される映像特性を示す信号を付加することにより、パラレルＤ２信号に変換し、以後、特殊記録再生装置13に書き込む。 - 特許庁

A control part 40 makes both reference signal generation parts 22 and 30 update initially set N-bit data until synchronization is established, and an operation processing part 45 performs an error operation to the entire data of the payload part with the compared results of both comparison parts 27 and 36 after the synchronization is established as valid error determination results.例文帳に追加

制御部４０は同期確定するまで両参照信号発生部２２、３０に初期設定されるＮビットデータを更新させ、演算処理部４５は、同期確定後の両比較部２７、３６の比較結果を有効な誤り判定結果として、ペイロード部の全データに対する誤り演算を行う。 - 特許庁

Before switching wiring of a physical wiring changeover switch 10, a communication stop instruction section 120 of a controller 100 instructs an IT device connected to the physical wiring changeover switch 10 to stop communication for a fixed time and to hold a communication bit stream to be transmitted in a temporary storage region.例文帳に追加

物理配線切替スイッチ１０の配線を切替える前に、制御器１００の通信停止指示部１２０が、物理配線切替スイッチ１０に接続されているＩＴ機器に対して一定時間通信を停止し、送信すべき通信ビット列を一時記憶領域に保持するように指示する構成とする。 - 特許庁

This circuit has an inverter 1 of which an input potential is a potential of a bit line 10 of a memory cell 11, a plurality of P channel transistors 2a, 2b promoting an input potential for the inverter 1, and a plurality of two input OR circuits 14a, 14b selecting promotion of an input potential by a plurality of P channel transistors 2a, 2b.例文帳に追加

メモリセル１１のビットライン１０の電位を入力電位とするインバータ１と、インバータ１への入力電位を助長する複数のＰチャネルトランジスタ２ａ，２ｂと、複数のＰチャネルトランジスタ２ａ，２ｂによる入力電位の助長を選択する複数の２入力ＯＲ回路１４ａ，１４ｂとを有する。 - 特許庁

In the boundary region of the memory cell region and the contact region, a dummy word line 12 extending in parallel with the word line 5, a second charge holding film 4b, a second diffusion layer bit line 2b and a second embedded insulating film 3b in contact with the dummy word line 12 and the side face of the second charge holding film 4b are provided.例文帳に追加

メモリセル領域とコンタクト領域の境界領域では、ワード線５と平行に延伸するダミーワード線１２と、第２の電荷保持膜４ｂと、第２の拡散層ビット線２ｂと、ダミーワード線１２及び第２の電荷保持膜４ｂの側面に接する第２の埋め込み絶縁膜３ｂとが備えられている。 - 特許庁

When it is discriminated that the quantity of the encoded data whose compression is nearly a half exceeds the storage capacity of the memory 112, the shift amount by the bit shifters 106, 107 is doubled to double the compression rate and the encoded data at the double compression rate stored in the memory 110 are transferred to the memory 112, in which the data are stored.例文帳に追加

圧縮率がほぼ半分の符号化データの量がメモリ１１２の記憶容量を越えると判定すると、ビットシフト器１０６，１０７のシフト量を倍にして圧縮率を倍にするとともに、メモリ１１０に記憶されている倍の圧縮率の符号化データをメモリ１１２に転送して記憶させる。 - 特許庁

This magnetic memory device has a TMR element 18 provided with an upper magnetic layer 17 which is magnetized perpendicularly to a film face direction of the layer 17 and a lower magnetic layer on both sides of a nonmagnetic layer 16, and a bit line 21 and metallic wiring 19 respectively provided above and below the TMR element 18 so that the line 21 and the wiring 19 may interest each other.例文帳に追加

膜面方向に垂直な方向に磁化される上磁性層１７、下磁性層１５が非磁性層１６の両側に設けられたＴＭＲ素子１８と、ＴＭＲ素子１８の上方、下方にそれぞれ位置し、互いが交差するように設けられたビット線２１、メタル配線１９とを有する。 - 特許庁

Further, the selected prediction residual signal is encoded in a quantizer 17 and bit distribution information, predictor selection information and the source audio signal corresponding to the last prescribed sample part of the encoded prediction error signal included in a preceding stage block are packed and outputted from a multiplexer 18.例文帳に追加

さらに、この選択された予測残差信号を量子化器１７にて符号化して、ビット配分情報と予測器選択情報と、前段ブロックに含まれる符号化された予測残差信号の最後の所定サンプル長部分に対応する元の音響信号をパッキングしてマルチプレクサ１８から出力する。 - 特許庁

To solve such a problem that the charge transfer efficiency of signal charge from a sensor to an accumulation part lowers due to pixel compression driving, in a frame transfer type CCD image sensor which can change over standard driving which individually drives three transfer electrodes for each bit of an sensing shift register and pixel compression driving which drives them at common voltage.例文帳に追加

撮像部シフトレジスタの各ビットの３本の転送電極を個別に駆動する標準駆動と共通電圧で駆動する画素圧縮駆動とを切り換え可能なフレーム転送型ＣＣＤイメージセンサにおいて、画素圧縮駆動で撮像部から蓄積部への信号電荷の転送効率が劣化する。 - 特許庁

A memory controller 1A comprises a storage part 10 for receiving and storing information indicating necessity for reading predetermined bit lengths of data belonging to a row relating to read access, and a column address generation part 20 for generating column addresses of the data to be read out by referring to the information stored in the storage part 10.例文帳に追加

メモリコントローラ（１Ａ）は、リードアクセスに係る行に属する所定ビット長のデータのそれぞれについての読み出し要否を示す情報を受け、当該情報を格納する格納部（１０）と、格納部（１０）に格納された情報を参照し、読み出し要のデータの列アドレスを生成する列アドレス生成部（２０）とを備えている。 - 特許庁

In this case, the upper semiconductor layer 200 has a drain penetrating part 501, formed at the upper part of the drain region 110D of the lower semiconductor layer 100, and each of the plugs, etc. of the bit lines BL is brought into contact with each of the drain region, etc. formed in the lower semiconductor layer 100 penetrating the drain penetrating part 501.例文帳に追加

このとき、上部半導体層２００は、下部半導体層１００のドレイン領域１１０Ｄの上部に形成されるドレイン貫通部５０１を有し、ビットラインＢＬのプラグ等はドレイン貫通部５０１を貫通して下部半導体層１００に形成されたドレイン領域等に各々接触する。 - 特許庁

To attain bit distribution of a DMT system where a performance margin is a maximum at a given transmission speed in the case that transmission power is revised between e.g. a NEXT state and a FEXT state under a noise environment having the NEXT state and the FEXT state where a noise amount is periodically changed.例文帳に追加

雑音量が周期的に変化する、例えばＮＥＸＴ時とＦＥＸＴ時とを有する雑音環境下において、ＮＥＸＴ時とＦＥＸＴ時との送信電力を変更可能とした場合に、与えられた伝送速度においてパフォーマンスマージンが最大の値になるＤＭＴ方式のビット配分を行う。 - 特許庁

In a bolt feeding device 6 for the bearing unit 1 for a vehicle, the bolts 5 are slid down along a guide rail 7 while keeping inclined posture and are inserted a little bit in bolt holes 22 provided on the hub wheel 2 by pushing out with a posture changing machine 8, and are gradually raised and inserted into the bolt holes 22 deeper.例文帳に追加

車両用軸受装置１のボルト供給装置６において、ボルト５を斜め姿勢のままガイドレール７に沿って滑り落とし、姿勢変更機８により押し出してハブホイール２に設けられるボルト孔２２へ少し差し込み、姿勢を少しずつ起こして徐々にボルト孔２２へ差し込んでゆくような構造としている。 - 特許庁

Furthermore, the wireless transmission apparatus includes a convolution coding section for applying convolution coding to the symbols, having the decoding completion bits attached thereto by the decoding completion bit addition section; an interleave section for interleaving the symbols coded by the convolution coding section; and a data transmission section for transmitting data interleaved by the interleave section.例文帳に追加

そして、無線送信装置は、復号完結ビット付加部により復号完結ビットが付加されたシンボルを畳み込み符号化する畳み込み符号化部と、畳み込み符号化部にて符号化されたシンボルをインタリーブするインタリーブ部と、インタリーブ部にてインタリーブされたデータを送信するデータ送信部とを備える。 - 特許庁

An FBI bit generating section in an OFDM receiver disposes phase correction quantity expressing values for uniformly quantizing ideal weighting coefficients iW_2,_2n of the 2nth sub-carrier within the phase range of 0-2π, and selects the values which are most approximate to the coefficients iW_2,_2n as quantization weighting coefficients qW_2,_2n.例文帳に追加

ＯＦＤＭ受信機のＦＢＩビット生成部は、２ｎ番目のサブキャリアの理想的な重み係数ｉＷ_2,2nを量子化するための位相補正量代表値を０〜２πの位相範囲内に均等に配置して、理想的な重み係数ｉＷ_2,2nに最も近いものを量子化重み係数ｑＷ_2,2nとして選択する。 - 特許庁

When a fact that a recording medium is set at a recording medium reading section under readable state (S102; YES), a printer switches the print mode from a normal print mode to a demonstration print mode (S106), reads out demonstration print data from the recording medium (S107), and develops it into bit map data (S108).例文帳に追加

プリンタは、記録媒体読取部に記録媒体が読み取り可能な状態で装着されたことを検知すると（Ｓ１０２のＹＥＳ）、印刷モードを通常印刷モードからデモンストレーション印刷モードに切り替え（Ｓ１０６）、記録媒体からデモンストレーション用の印刷データを読み取って（Ｓ１０７）、ビットマップデータに展開する（Ｓ１０８）。 - 特許庁

Graphic data of display objects in a GUI picture prepared for a target device 10 are packetized in the format of bit map data etc., for asynchronous transfer mode, transmitted to a controller 20 by asynchronous connection through a bus line 1, and displayed at arbitrary positions in a display picture on a display part 23 which is prepared for the controlling 20.例文帳に追加

ターゲット機器１０に用意されたＧＵＩ画面中の表示物のグラフィックデータを、ビットマップデータなどの形式でアシンクロナス転送モード用にパケット化し、バスライン１を経由したアシンクロナスコネクションでコントローラ２０に伝送し、コントローラ２０に用意された表示部２３の表示画面中の任意の位置に表示する。 - 特許庁

This system comprises first resistance specification test circuits 108, 300, 400 which are connected to bit lines of a memory array 102, test resistance of each memory cell 310, 410 in the memory array 102, and decide whether the resistance is in a range of the highest limit and the lowest limit or not.例文帳に追加

メモリアレイ１０２のビット線に連結し、メモリアレイ１０２内の各メモリセル３１０、４１０の抵抗を試験し、その抵抗が所定の上限および下限内にあるか否かを決定する第１の抵抗仕様試験回路１０８、３００、４００を含んでいる磁気抵抗メモリアレイ集積回路用の組み込み自己試験システムを提供する。 - 特許庁

A main CPU calculates a filter coefficient again in accordance with an adjustment value when the degree of sharpness is adjusted, and the main CPU obtains a maximum number of bits from the calculated filter coefficient value and sets the filter coefficient obtained by shifting bits in accordance with a register size (bit width), to a filter coefficient register to perform filtering processing.例文帳に追加

メインＣＰＵは、シャープネスの強さが調整された際、調整値に応じてフィルタ係数を計算し直し、さらに、計算されたフィルタ係数値から最大で何ビットかを求め、フィルタ係数のレジスタサイズ（ビット幅）に併せてビットシフトしたものをフィルタ係数レジスタに設定してフィルタリング処理を行う。 - 特許庁

Next, when a read command is issued, the row decoder 18 selects one of the word lines WL to be activated which has been selected in accordance with the active command, and also senses data from the already selected bit lines LBL, GBL, and outputs read data by selecting data of the address designated by the read command from among the data.例文帳に追加

次に、リードコマンドにより、ロウデコーダ１８がアクティブコマンドに応じて選択されたワード線ＷＬから活性化する１本のワード線ＷＬを選択するとともに、既に選択されたビット線ＬＢＬ、ＧＢＬからセンスし、そのデータの内、リードコマンドで指定されたアドレスのデータを選択してリードデータを出力する。 - 特許庁

The portable electronic equipment is provided with: a latch circuit 160 which makes the bit number of writing data width into the display RAM 140 in a display controller 100 an integral multiple of the writing data width supplied from an external microprocessor 53 or the like and holds a writing data into the display RAM; and a register for setting an operation mode.例文帳に追加

表示制御装置（１００）内部の表示ＲＡＭ（１４０）への書込みデータ幅（ビット数）を、外部のマイクロプロセッサ（５３）などから供給される書込みデータ幅の整数倍とするとともに、表示ＲＡＭへの書込みデータを保持するラッチ回路（１６０）と動作モードを設定するレジスタとを設ける。 - 特許庁

To provide an error correction apparatus in a digital communication terminal capable of enhancing the error correction processing capability in digital wireless communication without making error correction processing heavier by using, for a 1-bit error correction means, a CRC used for an error detection means in the digital wireless communication where the error correction processing and the error detection processing are performed.例文帳に追加

デジタル無線通信では誤り訂正処理と、誤り検出処理を実施しているが、ここの誤り検出手段として用いているＣＲＣを１ビット誤り訂正手段として用いることにより、誤り訂正処理を重くすることなく、デジタル無線通信における誤り訂正処理能力の向上を図る。 - 特許庁

At the onboard unit 20, when receiving the radio wave through the receiver 21, it is determined whether or not a portion corresponding to a specific bit of the radio wave has been transformed to the third frequency, and based on the determination result, it is determined whether or not the radio wave received through the receiver 21 is the modulated wave.例文帳に追加

また、車載機２０では、受信機２１を介して無線電波を受信した際に、無線電波の特定のビットに対応する部分が第３の周波数に変移されているか否かを判断し、その判断結果に基づいて、受信機２１を介して受信した無線電波が被変調波であるか否かを判定する。 - 特許庁

To provide a method for encoding/decoding speech which alleviates a bit rate by suppressing degradation of reproduced speech quality without increasing the amount of operations though a problem of increase of the amount of operation and the degradation of the reproduced speech quality exist in the conventional speech encoding method and to provide an apparatus for the same.例文帳に追加

従来の音声符号化方法では、演算量の増加や再生音声品質劣化という問題点があったが、本発明は、演算量を増加することなく、再生音声品質劣化を極力抑え、ビットレートを軽減できる音声符号化／復号化方法及び音声符号化／復号化装置を提供する。 - 特許庁

Reset signals to be input to the nonvolatile memory are sent by gathering them for each one bit, each one word and each number of optionally predetermined bits, and periodically sent them as one unit, and even though the storage information of the nonvolatile memory is changed due to the momentary break, α rays, etc., the normal operation is recovered without input signals from the outside.例文帳に追加

不揮発性メモリーに入力するリセットを１ビット毎、１ワード毎、任意の所定のビット数毎にまとめて送り、それを一単位として周期的に送り、瞬断、α線等によって不揮発性メモリーの記憶情報が変化しても、外部からの入力信号なしに正常動作に復帰する。 - 特許庁

At the time of performing cabling between inter-protocol converter 2a and WAC 3a and calling inside FWA system 7a, a voice signal transmitting line 23a and a subscriber's circuit control signal transmission and receiving line 24a are secured for transmitting and receiving a outgoing subscriber's circuit control signal in a proper format such as a bit map format.例文帳に追加

プロトコル変換装置２ａとＷＡＣ３ａ間及びＦＷＡシステム７ａ内の回線設定時に、音声信号送受用回線２３ａと、下り加入者回路制御信号をビットマップ形式等の適宜の形式のままで送受信する為の加入者回路制御信号送受用回線２４ａとの、２回線を確保する。 - 特許庁

A part of the shape of a first electrode in a first storage element is made different from the shape of the first electrode in a second storage element to cause a voltage value, at which electric resistance between the first electrode and the second electrode changes, to be made different, so that a single memory cell can store multivalued information in excess of one bit.例文帳に追加

第１の記憶素子における第１の電極の形状の一部を、第２の記憶素子における第１の電極の形状と異ならせることで、第１の電極と第２の電極の間の電気抵抗が変化する電圧値を異ならせて、１ビットを越える多値の情報の記憶を一つのメモリセルで行う。 - 特許庁

On a silicon substrate 401, a lower contact 402 electrically connected to a word line is deposited, a carbon storage material 403 including hexagonally bonded carbon and tetrahedrally bonded carbon on an upper surface of the lower contact 402 is provided, and upper contacts 404 electrically connected to a bit line are deposited on the carbon storage material 403.例文帳に追加

シリコン基板４０１上に、ワード線に接続する下部コンタクト４０２が堆積され、下部コンタクト４０２の上面に、六面体結合炭素と四面体結合炭素とを含有する炭素記憶材料４０３が備えられ、炭素記憶材料４０３の上にビット線に接続する上部コンタクト４０４が堆積される。 - 特許庁

When the scanning electrode CS for displaying the icon which is arranged in the icon display area is selected, the potential of bits corresponding to signal electrodes S1, S3, S5 other than the signal electrodes S2, S4 whose lighting rates are low among the bits of the display signal having a bit width equivalent to a character is fixed to the GRD potential.例文帳に追加

アイコン表示領域に配置されるアイコン表示用の走査電極ＣＳが選択される場合に、１文字分のビット幅を有する表示信号の各ビットのうち、点灯率が低い信号電極Ｓ２、Ｓ４以外の信号電極Ｓ１、Ｓ３、Ｓ５に対応するビットの電位をＧＮＤ電位に固定する。 - 特許庁

In one set of memory cell M, first and second switching elements Tr1, Tr2 are arranged respectively at both sides of a capacitor contact 111 connected to a capacitor for accumulating data in an active region 102 so as to pinch the capacity contact 111 while first and second bit line contacts are arranged at the outside of both switching elements.例文帳に追加

１つのメモリセルＭは、活性領域１０２内においてデータ蓄積用の容量に接続されるキャパシタコンタクト１１１を挟んで、その両側にそれぞれ第１及び第２のスイッチング素子Ｔｒ１，Ｔｒ２が配設され、その両外側に第１及び第２のビット線コンタクト１２１，１２２が配設される。 - 特許庁

An instruction code is transferred to the semiconductor core 4 specified by referring to an additional bit that specifies the semiconductor core added to the instruction code as it is and the instruction code is transferred to the semiconductor core 5 which is not specified by replacing the instruction code with the one which does not effect an operation of the semiconductor core 5 in a data converting part 28.例文帳に追加

データ変換部２８で命令コードに付加された半導体コアを指定する付加ビットを参照して指定された半導体コア４に対しては命令コードをそのまま転送し、指定されていない半導体コア５に対してはその半導体コア５の動作に影響を与えない命令コードに置き換えて転送する。 - 特許庁

The edit gap between an audio sector 4 and a video sector 2 is expanded by increasing the recording bit rate of the format of a conventional VCR and while a video data format (video sectors 1 and 2) of the conventional format and an audio data format (audio sectors 1 to 4) are held, four audio channels (audio tracks 5 to 8) are added and recorded.例文帳に追加

従来のＶＴＲのフォーマットの記録ビットレートを増加させて、オーディオセクタ４とビデオセクタ２との間のエディットギャップを拡大し、従来フォーマットの映像データ形式（ビデオセクタ１，２）と音声データ形式（オーディオセクタ１〜４）を保ちながら、音声４チャンネル（オーディオセクタ５〜８）を追加して記録する。 - 特許庁

The management table is provided which shows the use states of blocks of large capacity while the main storage is divided into the blocks and each management block is provided with bits as many as all pages to which one bit each showing the use state of the corresponding page is assigned while the corresponding block is divided into the pages of small capacity.例文帳に追加

主記憶を大容量のブロックで分割し，各ブロックに対応してブロックの使用状態を表す管理テーブルを設け，各管理テーブルは，対応する前記ブロックを小容量のページ単位に分割して各ページに対しその使用状態を表す１ビットが割当てられた全ページ分のビットが設けられる。 - 特許庁

Further, it is determined whether or not the bit values of the first PN series are used as matrix constitution data according to the address values of the second PN series, so matrix constitution information and PN-series data never match each other to actualize a data processing system of high safety which is enhanced in difficulty in analysis.例文帳に追加

また、第１ＰＮ系列のビット値は、第２ＰＮ系列のアドレス値に応じてマトリクス構成データとしての利用の有無が決定される構成としたのでマトリクス構成情報とＰＮ系列データとは一致することがなく解析困難性を高めた安全性の高いデータ処理システムが実現される。 - 特許庁

The zero crossing position information and reference information of a reproduced digital signal 6 obtained by A/D conversion by the over sampling clock 12 are converted into information synchronized with a channel bit clock 14 by an operation period conversion means 9 and the converted information is supplied to a PRML signal processing means 17 and a level discriminating binarizing means 18.例文帳に追加

また、このオーバーサンプリングクロック１２によりＡ／Ｄ変換した再生デジタル信号６のゼロクロス位置情報と基準情報とを、動作周期変換手段９によりチャネルビットクロック１４に同期したものに変換し、ＰＲＭＬ信号処理手段１７とレベル判別２値化手段１８とに供給する。 - 特許庁

The designing method for the semiconductor integrated circuit generates specifications specifying the structure, specifications, etc., of required hardware and specifies the unused bit array in code data composed of a specific number of binary bits to generate an RTL description showing whether or not the respective bits of all required code data need to be compared.例文帳に追加

本半導体集積回路の設計方法は、所要のハードウエアの構造及び仕様等を指定する仕様書を生成し、２値の所定数ビットから成るコードデータのうちの使用しないビット列を指定し、所要の全てのコードデータの各ビットに対する比較処理の必要性の有無を示すＲＴＬ記述を生成する。 - 特許庁

When the demodulated data is preamble data for synchronization (104), the preamble data for synchronization is read as a stored standard (108), an error data number is counted, by comparing the demodulated preamble data for synchronization and the read preamble data for synchronization as a stored standard, and an error bit rate is calculated (110).例文帳に追加

復調された受信データが、同期用プリアンブルデータである場合には（１０４）、記憶された基準となる同期用プリアンブルデータを読み込み（１０８）、復調された同期用プリアングルデータと、読み込まれた基準となる同期用プリアンブルデータとを比較して、誤りデータ数を計測し、誤りビット率を算出する（１１０）。 - 特許庁

A first storing circuit prestores a measured value of the bias voltage, and outputs the stored value as a digital value whose bit number is greater than that of the digital value from the A/D converting circuit, when the voltage corresponding to second external input voltage is the voltage obtained by adding the bias voltage to the second external input voltage.例文帳に追加