「Bit」に関連した英語例文の一覧と使い方(516ページ目) - Weblio英語例文検索

A counting section 3 for counting the laps of a pulse signal in a pulse delay circuit 2 comprises a plurality of sub counters (first and second counters 31, 32) connected in series such that the most significant bit output of the first counter 31 (lower sub counter) is an operation clock CK2 for the second counter 32 (higher sub counter).例文帳に追加

パルス遅延回路２でのパルス信号の周回数をカウントするカウント部３を、複数の部分カウンタ（第１および第２カウンタ３１，３２）で構成し、第１カウンタ３１（下位の部分カウンタ）の最上位ビットの出力が第２カウンタ３２（上位の部分カウンタ）の動作クロックＣＫ２となるように直列接続する。 - 特許庁

The value of the output signal SUM is compared with the maximum value Max and the minimum value Min by a comparator 5, and when the value of the output signal SUM is smaller than the Min, and larger than the Max, the bit data to be outputted by the sigma/delta converter 1 are corrected so as to be not less than the Min, and not more than Max.例文帳に追加

比較部５が出力信号ＳＵＭの値と最大値Ｍａｘおよび最小値Ｍｉｎとを比較し、出力信号ＳＵＭの値がＭｉｎより小さくＭａｘより大きい場合は、シグマデルタ変換部１の出力するビットデータをＭｉｎ以上、Ｍａｘ以下とするべく修正する。 - 特許庁

The lines of a group among the memory cell arrays selected by the prescribed line address signal X11 and X12 on an upper side are divided into an odd number of the blocks and the bit map of the prescribed line address signal groups X6 to X9 on a lower side has symmetry with the odd number of the blocks as repeating units.例文帳に追加

ここで、上位側の所定の行アドレス信号Ｘ１１，Ｘ１２により選択される前記メモリセルアレイ内の一群の行が奇数個のブロックに分割され、該奇数個のブロックを繰り返し単位として、下位側の所定の行アドレス信号群Ｘ６〜Ｘ９のビットマップが対称性を有する。 - 特許庁

Regarding a P well region and an N well region where a pair of CMOS inverters consisting of the multiport SRAM cell is formed, the P well region is divided into two P well regions PW1 and PW2 on either side of the N well region NW and is formed so that boarder lines between them become parallel to bit lines.例文帳に追加

マルチポートＳＲＡＭセルを構成する一対のＣＭＯＳインバータが形成されたＰウエル領域およびＮウエル領域に関し、Ｐウエル領域を、二つのＰウエル領域ＰＷ１およびＰＷ２に分割してＮウエル領域ＮＷの両側に、かつそれら間の境界線がビット線と平行となるように形成する。 - 特許庁

A solid state image pickup device 100 includes: a plurality of AD conversion sections 140 disposed to each respective column for converting a pixel signal 151 converted by each of a plurality of unit pixels 111 arranged in the corresponding column into N-bit digital data 154; and a plurality of data holding sections 141 disposed to respective columns.例文帳に追加

本発明に係る固体撮像装置１００は、列毎に一つ設けられ、対応する列に配置された複数の単位画素１１１により変換された画素信号１５１をＮビットのデジタルデータ１５４に変換する複数のＡＤ変換部１４０と、列毎に一つ設けられた複数のデータ保持部１４１とを備える。 - 特許庁

To provide an apparatus and method for measuring a round trip delay time of variable bit rate multimedia data by estimating an effective transmission rate so as to gradually react even to a great instantaneous change of a network, accordingly preventing deterioration of the multimedia reception quality caused by a drastic change of transmission quantity of multimedia data.例文帳に追加

ネットワークの大きい瞬間変化に対しても徐々に反応するように有効伝送率を推定することにより、マルチメディアデータ伝送量の急激な変動によりマルチメディア受信品質が低下することを防止する可変ビットレートマルチメディアデータの往復遅延時間測定装置及び方法を提供する。 - 特許庁

The image information encoder 5 applies orthogonal transform to moving picture information supplied from an image information decoder 2 on the basis of the attached information and the inter-macro-block quantization matrix supplied from the quantization matrix changeover device 4 to encode the transformed moving picture information into the image compression information at a low bit rate.例文帳に追加

画像情報符号化装置５は、付加情報と量子化行列切替装置４から供給されたインターマクロブロック用の量子化行列とに基づいて、画像情報復号装置２から供給された動画像情報を直交変換して低ビットレートの画像圧縮情報に符号化する。 - 特許庁

When this content transmitter transmits and receives contents with different bit rates to and from the content receiver via a network by using the wired or wireless LAN, the size of a transmission window and the size of transmission data of the content transmitter and the size of a reception window and the size of received data of the contents receiver are revised.例文帳に追加

有線または無線LANを用いて、ネットワークを介してコンテンツ送信装置からコンテンツ受信装置に、ビットレートの異なるコンテンツを送受信する際、送受信するコンテンツ毎にコンテンツ送信装置の送信ウィンドウのサイズや送信データのサイズを、またコンテンツ受信装置の受信ウィンドウのサイズや受信データのサイズを変更する。 - 特許庁

To provide an image coder that can reduce a calculation quantity and processing man-hours of an operator to generate shape information and generate also shape information of a desired image part in the image without limitation of photographing the image, in the case that a coded bit stream is generated from texture information and shape information.例文帳に追加

テクスチャ情報と形状情報とから符号化ビットストリームを生成するような場合において、画像撮影時の制約が無く、形状情報を生成するための計算量及びオペレータの処理工数を低減できるようにし、画像中の所望の画像部分についての形状情報をも生成可能とする。 - 特許庁

By this configuration, each of registers alternately stores a result of the regular operation and a result of the dummy operation and all bit changes are based on an unknown value generated by the dummy operation, thereby obtaining an encryption processing apparatus with high immunity against a DPA attach caused by the statistical processing of current consumption.例文帳に追加

本構成により各レジスタは、正規演算結果とダミー演算結果を交互に格納することになり、ビット変化は、すべてダミー演算で生成された未知の値に基づくものとなるため、消費電流の統計処理によるＤＰＡ攻撃に対する耐性の高い暗号処理装置が実現される。 - 特許庁

To provide a flash memory element and program method in which, in a program operation of a multi-level-tip, different voltages corresponding to voltage differences from the threshold voltages are applied to bit lines and program operations having different threshold voltage value sections are simultaneously performed to reduce the program operation frequency and to shorten the program operation time.例文帳に追加

マルチレベルチップのプログラム動作において、ビット線にしきい値電圧との電圧差に相当する異なる電圧を印加し、異なるしきい電圧値区間を有するプログラム動作を同時実行してプログラム動作回数を減らし、プログラム動作時間を短く減らすフラッシュメモリ素子とプログラム方法を提供する。 - 特許庁

To provide a start-stop synchronized type data communication circuit with which a communication rate is automatically set in accordance with a start bit received from a communication opposite party, setting in a baud rate select register is enabled, even when the frequency of a system clock for calculating a baud rate clock is unrecognized and also a wide range of communication rate is supported.例文帳に追加

通信相手から受信するスタート・ビットに応じて、通信レートを自動設定することができ、またボーレート・クロックを算出するシステム・クロックの周波数が未知の場合においても、ボーレート・セレクト・レジスタへの設定が可能で、しかも広い範囲の通信レートをサポートできる調歩同期式データ通信回路を提供する。 - 特許庁

A first method consists of a step of continuously reading bits constituting a data set from the different parts of the disk, a step of continuously correcting bit errors to confirm at least part of data read from the disk, and a step of finishing the reading when the confirmation of the data set is successfully made in the error correcting step.例文帳に追加

第１の方法は、ディスクの異なる部分から、データセットを形成するビットを連続的に読み出すステップと、ビットを連続的に誤り訂正して、ディスクから読み出されるデータの少なくとも一部を確認するステップと、誤り訂正ステップによってデータ・セットの確認に成功すると読出しを終了するステップとから成る。 - 特許庁

To provide an output inspection method of a digital-analog (DA) converter for conducting inspection within a short period of time without use of a highly accurate voltage measuring instrument while an analog voltage converted through analog conversion from the n-bit digital signal is outputted to an output pad and also provide an integrated circuit comprising such inspection circuit.例文帳に追加

ｎビットのデジタル信号がアナログ変換されたアナログ電圧を出力パッドに出力させながら、高精度な電圧測定器を用いずに短時間で検査することができるデジタル−アナログ（ＤＡ）変換器の出力検査方法及びその検査回路を内蔵した集積回路を提供すること。 - 特許庁

A 128-bit summary value AB1 is found from text data TX1 showing the arrangement of nucleotide of one column on one side constituting a DNA of a sample by an MD5 method; and the number NA1 of the arrangements of the nucleotide and the eight arrangements ST1 and SB1 each of the head and the end of the nucleotide are found (step 102).例文帳に追加

試料のＤＮＡを構成する一方の一列のヌクレオチドの配列を示すテキストデータＴＸ１より、ＭＤ５方式で１２８ビットの要約値ＡＢ１を求めると共に、そのヌクレオチドの配列の数ＮＡ１、及び先頭と末尾との８個ずつのヌクレオチドの配列ＳＴ１，ＳＢ１を求める（ステップ１０２）。 - 特許庁

To provide a data transmission system that adopts a transmission method where word stream data formed through addition of word synchronous data and 8B/10B conversion on the basis of data to be transmitted are transmitted as serial data and can transmit multiplexed digital video signals in which bit synchronization is taken but no horizontal and vertical synchronization is taken.例文帳に追加

伝送されるべきデータに基づいてワード同期データ付加及び８Ｂ／１０Ｂ変換を経て形成されたワード列データが、シリアルデータとされて送出される伝送方式をもって、ビット同期はとられているが、水平同期及び垂直同期がとられていない複数のディジタル映像信号を多重伝送できるものとする。 - 特許庁

The still picture Y signal from a terminal 501 and the image signal after an NR(noise reduction) process in a last frame from a memory 8 are processed by a subtracter 505 and an absolute value circuit 506 and multiplied by the coefficient (k), a sign bit is added, and a subtracter 511 subtracts the result from the source still picture Y signal.例文帳に追加

端子５０１から入力される静止画Ｙ信号とメモリ８からの前フレームでＮＲ処理された画像信号とが減算器５０５、絶対値回路５０６で処理された後、上記係数ｋが乗算され、ｓｉｇｎ ｂｉｔが付加されて減算器５１１で元の静止画Ｙ信号と減算される。 - 特許庁

A private/public mode switch bit 31a specifies private mode permitting only read from the reader/writer of this embodiment having a set encryption key as a common key and public mode permitting only read and write from the conventional reader/writer for performing reading/writing without using the encryption key.例文帳に追加

プライベート／パブリックモード切替ビット３１ａは、設定した暗号鍵を共通鍵として有するこの実施の形態によるリーダー／ライターからの読み出しのみを許可するプライベートモードと、暗号鍵を用いないで読み出し／書き込みを行う従来のリーダー／ライターからの読み書きをも許可するパブリックモードとを指定する。 - 特許庁

In each memory cell column, a bit line BL is connected with data buses DBa and DBb respectively through a drive switch at a node Na corresponding to one end side and a node Nb corresponding to the other end side, and connected with a reversed phase data bus/WDB through the drive switch in an intermediate node Nm.例文帳に追加

各メモリセル列において、ビット線ＢＬは、一端側に相当するノードＮａおよび他端側に相当するノードＮｂにおいて、駆動スイッチをそれぞれ介してデータバスＤＢａおよびＤＢｂと接続され、中間ノードＮｍにおいて、駆動スイッチを介して逆相データバス／ＷＤＢと接続される。 - 特許庁

To provide a voltage setting circuit and a voltage setting method, for performing correction of setting voltage after packaging with high accuracy and high yield by using a fuse for writing of bit data to a storage means and appropriately determining whether blowout of the fuse is performed or not, and a semiconductor integrated circuit device using the same.例文帳に追加

溶断ヒューズを記憶手段のビットデータ書き込みに用い、溶断ヒューズの溶断が行われたか否かを適切に判定し、パッケージング後の設定電圧の補正を高精度かつ高い歩留まりで行うことができる電圧設定回路及び電圧設定方法、並びにこれを用いた半導体集積回路装置を提供する。 - 特許庁

Frequency transition modulation, phase transition modulation or amplitude transition modulation is carried out on data by meandering a groove comprising the information recording carrier, such a meandering groove and a straight groove are alternately located and especially, a single or plurality of waves are digitally recorded as one channel bit and mutually connected at the interval of 360°.例文帳に追加

情報記録担体を構成する溝を蛇行させてデータを周波数変移変調または位相変移変調または振幅変移変調し、この蛇行溝と直線溝とを交互に配置し、特に単数または複数波を１チャネルビットとしてデジタル記録するとともに、３６０度毎にこれらを互いに接続する。 - 特許庁

Next, by applying a dummy read voltage lower than a predetermined read voltage to each selected memory cell and conducting each unselected memory cell, a charge of a bit line connected to a selected memory cell having a threshold voltage sufficiently lower than the read voltage is discharged through the selected memory cell and a common source line.例文帳に追加

次に、所定の読み出し電圧より低いダミー読み出し電圧を各選択メモリセルに印加しかつ各非選択メモリセルを導通させることにより、読み出し電圧より十分に低いしきい値電圧を有する選択メモリセルに接続されたビット線の電荷を当該選択メモリセル及び共通ソース線を介して放電する。 - 特許庁

To attain introduction of SDH frames, to facilitate introduction of the IEEE basis Ethernet (R) services on the basis of the ITU-T and IEEE standards and to attain a simple dynamic band allocation with respect to a passive optical network (PON) adopting the giga-bit rate Ethernet (R) communication system.例文帳に追加

ギガビット速度のイーサネット（登録商標）の通信方式を適用した受動型光ネットワーク（ＰＯＮ）に関し、ＩＴＵ−Ｔ及びＩＥＥＥの標準規格を基に、ＳＤＨフレームを導入し、ＩＥＥＥベースのイーサネット（登録商標）サービスの導入を容易にし、また、簡易なダイナミック帯域割り当てを可能にする。 - 特許庁

Specific pattern detecting means 4 and 8 monitor whether data outputted from a compressor 3 and a read buffer 2 match the specific pattern and when they match the specific pattern, specific bit inserting means 5 and 9 insert specific bits showing that the pattern is not the specific pattern having special meaning under the control of the control circuit 1.例文帳に追加

特定パターン検出手段４，８は、圧縮器３，リード・バッファ２から出力されるデータが特定パターンに一致するどうかを監視し、一致する場合には、制御回路１からの制御により、特定ビット挿入手段５，９は、これが特別な意味を持つ特定パターンでないことを示す特定ビットを挿入する。 - 特許庁

The output buffers 15a and 16a are configured so as to be controlled during normal operation by a coincidence detection signal DET obtained by detecting coincidence between a set signal SET and the most significant bit MSB of an address signal ADR bonded and to be controlled during test operation by a signal resulting from decoding the set signal SET.例文帳に追加

出力バッファ１５ａ、１６ｂは、通常動作時には、ボンディング設定された設定信号ＳＥＴとアドレス信号ＡＤＲの最上位ビットＭＳＢの一致検出で得られた一致検出信号ＤＥＴで制御され、テスト動作時には、この設定信号ＳＥＴをデコードした信号で制御するように構成する。 - 特許庁

A framing error detecting part 22 of a receiver 20 receives the measuring data D1, detects the occurrence of a framing error for each measuring point and generates framing error detection information about the framing error that occurs when communication speeds do not coincide between the transmitting side and the receiving side so that the stop bit can not be normally detected.例文帳に追加

受信装置２０のフレーミングエラー検出部２２は、送信側と受信側の通信速度が不一致で、ストップビットの正常検出ができないときに発生するフレーミングエラーに対し、測定用データＤ１を受信して測定ポイント毎にフレーミングエラーの発生検出を行い、フレーミングエラー検出情報を生成する。 - 特許庁

The instruction processing device for successively executing the plurality of instructions of different lengths is equipped with: data buses 11-14 to transfer the instruction code of the maximum instruction length to the post stage at once; and a pointer control circuit 8 for adding a value to a pointer in accordance with an instruction length bit 6 added to the instruction code.例文帳に追加

複数の異なった長さの命令を順次実行する命令処理装置において、命令長が最大の命令コードを１度に後段に渡せるだけの数のデータバス１１〜１４と、命令コードに付加された命令長ビット６に応じてポインタに値を加算するポインタ制御回路８を備える。 - 特許庁

A method comprises: obtaining a definition of a region of interest within a video frame; obtaining the number of encoding bits allocatable to the frame; and, at the macroblock (MB) level, mapping ρ domain values and quantization steps, using weighted bit allocation models based on video fidelity and perceptual quality, and allocating bits to ROI and non-ROI areas.例文帳に追加

ビデオフレーム内の関心領域の定義を得、フレームに割当可能な符号化ビット数を得、マクロブロック（macroblock,MB）レベルで、ρ領域値と量子化ステップのをマッピングを行い、ビデオ忠実度、知覚品質に基づいて重み付けビット割り振りモデルを使用して、ビットをＲＯＩ区域と非ＲＯＩ区域とに割り振る。 - 特許庁

When reduction of drain voltage is caused in the center of a memory cell array 101 due to voltage drop in bit lines B0 to B4, a voltage correcting circuit 102 correcting gate voltage applied to the memory cells 103a, 103b in accordance with a position of a memory cell is arranged between the memory cell array 101 and a word line driving circuit 104.例文帳に追加

ビット線Ｂ０〜Ｂ４における電圧降下によりメモリセルアレイ１０１の中央でドレイン電圧の低下が発生する場合、メモリセル１０３ａ，１０３ｂに印加するゲート電圧をメモリセル位置に応じて補正する電圧補正回路１０２を、メモリセルアレイ１０１とワード線駆動回路１０４との間に介在させる。 - 特許庁

Further, when a defective block which needs a new alternative block is found in the filled-up state of a spare area, an LRC bit is set in the SDL entry together with the position information of the defective block so as to indicate the creation of a corresponding SDL entry when there is no room in the spare area.例文帳に追加

さらに、スペア領域がいっぱいである状態で、新しい代替ブロックを必要とする欠陥ブロックが見つかったときは、スペア領域に空きがなくなったときに対応するＳＤＬエントリが作成されたことを示すように、欠陥ブロックの位置情報と共にＬＲＣビットがＳＤＬエントリに設定される。 - 特許庁

A transmission power control discrimination section 112 discriminates whether or not transmission power is a prescribed value or below on the basis of an instruction outputted from a TPC bit discrimination section 111 and outputs an instruction of transmission of power of a prescribed value to a transmission power value decision section 113 when the transmission power is the prescribed value or below.例文帳に追加

送信電力制御判定部１１２は、ＴＰＣビット判定部１１１から出力された指示に基づいて、送信電力が所定の値以下になるかを判定し、所定の値以下になる場合は所定の値で電力を送信する指示を送信電力値決定部１１３に出力する。 - 特許庁

A comparator 8 executes automatic threshold control(ATC) for a differential output signal Sd from the differential amplifier 7 by resistor elements R10, R11 and a capacitor C12 and sends digital output data Sf in which all 1-bit data in the received signal Sa are raised by comparison using the ATC.例文帳に追加

更に、この差動増幅の差動出力信号Ｓｄをコンパレータ８が抵抗素子Ｒ１０，Ｒ１１及びコンデンサＣ１２によって自動閾値制御（ＡＴＣ）を行い、この自動閾値制御による比較で受信信号Ｓａにおける全ての１ビットデータが立ち上がったデジタル出力データＳｆを送出する。 - 特許庁

In the electrophotography image recorder, an object identification circuit 1 decomposes received image data into a text object and a non-text object, a half tone processing circuit 2 applies half-tone processing to them separately and a half tone information storage circuit 3 stores the processed objects as half tone information comprising binary bit map data.例文帳に追加

この電子写真画像記録装置では、入力された画像データがオブジェクト識別回路１でｔｅｘｔオブジェクトとｎｏｎ−ｔｅｘｔオブジェクトとに分解され、それぞれ別々にハーフトーン処理回路２でハーフトーン処理されて２値のビットマップデータによるハーフトーン情報としてハーフトーン情報保持回路３に保持される。 - 特許庁

This allows the mobile communication means to receive only one burst for obtaining both desired pieces of information by decoding the PICH bit to find out if a paging message is to be received, and measuring the reception level of the midamble of the PICH burst for determining the quality of the radio connection.例文帳に追加

このため、移動通信手段は１つのバーストを受信するだけで、ＰＩＣＨビットを復号することで両方の望ましい情報を取得してページング・メッセージが受信されるかを確認し、ＰＩＣＨバーストの中間アンブルの受信レベルを測定して無線接続の品質を判定することができるようになる。 - 特許庁

The generation of the minute error in the data transmitting and receiving processing routine is determined according to whether the archive bit of a log file is raised or not every prescribed timing (step S410), and when the occurrence of the minute error is determined, and a mail for reporting the occurrent of error is automatically transmitted to a manager through the Internet (step S430).例文帳に追加

その一方で、所定のタイミングごとにデータ送受信処理ルーチンに軽微なエラーが発生したか否かをログファイルのアーカイブビットが立っているか否かで判定し（ステップＳ４１０）、軽微なエラーが発生したと判定されたときにはエラー発生を知らせるメールを管理者へインターネットを介して自動送信する（ステップＳ４３０）。 - 特許庁

The nonvolatile semiconductor memory includes memory cells MC11 to MCnm for storing an information based on change in a resistance value, and word lines WL1 to WLn and first bit lines BL1 to BLm which are connected to the memory cells MC11 to MCnm and activated when data of predetermined memory cell are read out and written in.例文帳に追加

不揮発性半導体記憶装置は、抵抗値の変化に基づき情報を記憶するメモリセルＭＣ１１〜ＭＣｎｍ、メモリセルＭＣ１１〜ＭＣｎｍに接続され且つ所定のメモリセルのデータの読み出し時及び書き込み時に活性化されるワード線ＷＬ１〜ＷＬｎ及び第１ビット線ＢＬ１〜ＢＬｍを有する。 - 特許庁

A tester section 11 generates a strobe signal, determines normal/ defective conditions of a memory cell bit, when the number of defective bits are numbers in a range in which relieving can be performed in the row direction, the tester section 11 artificially makes a Y line in the column direction defective by generating a dummy strobe signal, and generates a relieving code of the column direction.例文帳に追加

テスター部１１はストローブ信号を発生してメモリセル・ビットの良／不良を判定し、不良ビット数がロウ方向で救済できるで範囲内であった場合、上記テスター部１１は、ダミーのストローブ信号を発生することによって擬似的にカラム方向のＹライン不良にして、カラム方向の救済コードを発生する。 - 特許庁

Further, a stream transmission unit 12 multiplexes the main data with the related data and transmits the multiplexed data so that the transmission frequency of the table is output at a frequency higher than a predetermined transmission frequency S12 while making the amount of related data multiplexed to the main data and sent out per unit time not exceed a predetermined upper-limit bit rate S15.例文帳に追加

また、ストリーム送出部１２は、メインデータに多重化されて送出される関連データの単位時間あたりデータ量が所定の上限ビットレートＳ１５を超えないようにしながら、テーブルの送出頻度が所定の送出頻度Ｓ１２以上で出力されるよう記メインデータに多重して送出する。 - 特許庁

This device is one that reduces the data quantity of already compressed picture data where the compressed moving picture data has a format equipped with a control information part consisting of control information being information determining the characteristics of the compressed moving picture data including a picture size and a bit rate and a data part consisting of the compressed moving picture data with a plurality of frames.例文帳に追加

既圧縮動画データのデータ量削減を行う装置であって、前記既圧縮動画データは、画像サイズ、ビットレートを含む、既圧縮動画データの特性を定める情報である制御情報からなる制御情報部と、複数フレームの既圧縮動画データからなるデータ部とを備えたフォーマットを有する。 - 特許庁

The voltage output circuit 3 generates a plurality of different coefficients (a1, -a1, a2, 0, -a2, ...) in accordance with the combination of bit information in a plurality of the pulse signals S1 to Sn, and changes the output vout of the voltage output circuit 3 in accordance with a coefficient string obtained when a plurality of the generated coefficients are combined.例文帳に追加

電圧出力回路３は、複数のパルス信号Ｓ１〜Ｓｎ内のビット情報の組み合わせに応じて異なる複数の係数（ａ１，−ａ１，ａ２，０，−ａ２，…）を生成し、生成した複数の係数をさらに組み合わせたときに得られる係数列に応じて、当該電圧出力回路３の出力ｖｏｕｔを変化させる。 - 特許庁

To realize the continuity of DSV control and the suppression of a DC component in a modulation device for encoding an input data word to be an information word while executing the DSV control, obtaining an LDPC code by a block unit as an organizational code and outputting a code word string having inspection bit information inserted into an information word string.例文帳に追加

ＤＳＶ制御を実行しながら入力データ語を情報語へ符号化し、ブロック単位でＬＤＰＣ符号を組織符号として求め、検査ビット情報を情報語列に挿入した符号語列を出力させる変調装置において、ＤＳＶ制御の連続性とＤＣ成分の抑圧を実現する。 - 特許庁

When a second server out of the servers receives a program request for second program data (C) from the second reproducing device; the second server controls the first server group so as to gradually decrease the bit rate of the first program data group (A and B) that are being transmitted, and transmits the second program data (C) to the second reproducing device.例文帳に追加

複数のサーバのうちの第２サーバは、第２番組データ（Ｃ）を要求するための番組要求を第２再生装置から受け取ったとき、送信されている第１番組データ群（Ａ、Ｂ）のビットレートを徐々に下げるように第１サーバ群を制御し、第２番組データ（Ｃ）を第２再生装置に送信する。 - 特許庁

This cutter bit 1 is equipped with a cutter ring 2 and a bearing member 3 axially supporting the cutter ring in a freely rotating manner, the cutter ring 2 makes a direct slide motion against the bearing member 3, and a thrust load and a radial load acting to the cutter ring are directly transmitted to the supporting member in this construction.例文帳に追加

カッタリング２と、このカッタリング２を回転自在に軸支持する支持部材３とを備えたカッタビット１であって、カッタリング２が支持部材３に対して直接滑り運動をして、該カッタリングに作用するスラスト荷重及びラジアル荷重を前記支持部材に直接伝達する構造となっていることを特徴とする。 - 特許庁

The second byte of an error command 81 is defined as "55H(01010101B)" set and reset every other bit, so that, when a display control board D accurately receives the error command 81 to display the error, it is confirmed that there is no bridge (short circuit) in the signal wire for transmitting the control command.例文帳に追加

エラーコマンド８１の２バイト目は、１ビット置きにセット及びリセットされた「５５Ｈ（01010101B）」とされているので、表示用制御基板Ｄがエラーコマンド８１を正確に受信してエラー表示をすれば、制御用コマンドを送信する信号線に信号線同士のブリッジ（短絡）がないことを確認することができる。 - 特許庁

In a clock regenerator and a clock regeneration method, a clock synchronized with an input signal is generated, and a head bit of synchronous data in a specified pattern added to the head of each packet contained in an input signal is detected, and when the head bits of the synchronous data are detected, the phase of the clock is reset to the initial phase.例文帳に追加

クロック再生装置及びクロック再生方法において、入力信号に同期したクロックを生成し、入力信号に含まれる各パケットの先頭に付加された所定パターンの同期データの先頭ビットを検出し、同期データの先頭ビットを検出したときに、クロックの位相を初期位相にリセットするようにした。 - 特許庁