「chip size」に関連した英語例文の一覧と使い方(33ページ目) - Weblio英語例文検索

To provide a semiconductor module of a 2- or 3-dimensional mounting structure having good electrical characteristics with a high mounting density without involving increased wiring density, and also to provide an inexpensive semiconductor device of a package size similar to a bare chip as a unit of the module.例文帳に追加

配線の増加、密集化を進めることなく電気的特性の良好な２次元的又は３次元的実装構造で高実装密度の半導体モジュール及びそのユニットとなるベアチップと同等のパッケージサイズの半導体装置を安価に提供する。 - 特許庁

To provide a semiconductor device equipped with a MIM capacitor, in which a via hole is not essential and which can achieve large capacitor capacitance though in a small chip size and has a high degree of freedom in setting potentials of an inner electrode and an outer electrode of the MIM capacitor.例文帳に追加

ＭＩＭキャパシタを備え、バイアホールを必須とせず、小さなチップサイズにおいても大きなキャパシタ容量を実現することができ、ＭＩＭキャパシタの内部電極と外部電極の電位の設定自由度が高い半導体装置を提供する。 - 特許庁

The semiconductor device comprises: a semiconductor chip that is applied to, for example, a WCSP (wafer level chip size package) and has a high-frequency circuit block; a plurality of electrode pads formed on the semiconductor chip; a post arranged between the high-frequency circuit block and the electrode pad in a horizontal surface for connecting to an external terminal; a rewiring layer connecting the electrode pad to the post.例文帳に追加

本発明に係る半導体装置は、例えば、ＷＣＳＰ（ウエハ・レベル・チップ・サイズ・パッケージ）に適用され、高周波回路ブロックを有する半導体チップと；前記半導体チップ上に形成された複数の電極パッドと；水平面内において、前記高周波回路ブロックと前記電極パッドとの間に配置され、外部端子と接続されたポストと；前記電極パッドと前記ポストとを接続する再配線層とを備えている。 - 特許庁

A method of manufacturing the semiconductor devices includes an expand step of expanding an expand tape to a predetermined size, a mounting step of mounting semiconductor chips on a temporary placement table, a liquid supply means, a freezing step of forming a frozen layer between each semiconductor device chip and temporary placement table, an expand tape peeling step of peeling the expanded expand tape from the each semiconductor device chip, and a thawing step of thawing the frozen layer.例文帳に追加

エキスパンドテープを所定の大きさまでエキスパンドするエキスパンド工程と、半導体素子チップを仮載置台に載置する載置工程と、液体供給手段と、前記各半導体素子チップと前記仮載置台との間に氷結層を形成する冷凍工程と、前記各半導体素子チップから前記拡大エキスパンドテープを剥離するエキスパンドテープ剥離工程と、氷結層を解凍する解凍工程とを具備する。 - 特許庁

In a driver for display drive having a cathode driver, an anode driver and a memory part, the semiconductor device uniformly assigns anode driver areas 10, 12, 13, 16 connected to the memory part in the chip, uniformly arranges SRAMs 18, 19 at the neighboring position of each driver area 10, 12, 13, 16 assigned uniformly, facilitates wiring wrap-around, and reduces chip size.例文帳に追加

本発明の半導体装置は、陰極ドライバ、陽極ドライバ、そしてメモリ部を有する表示ディスプレイ駆動用ドライバにおいて、前記メモリ部と結線される陽極ドライバ領域１０，１２，１３，１６をチップ内に均等割り付けし、その均等割り付けされた各陽極ドライバ領域１０，１２，１３，１６の近傍位置にＳＲＡＭ１８，１９を均等配置することで、配線引き回しが容易となり、チップサイズが縮小化される。 - 特許庁

The margin where the metal contact is overlapped by the bit line landing pad can be maximized without changing the design layout of the semiconductor device or the chip size, thereby solving a problem of no connection between the metal contact and the bit line landing pad owing to insufficient margin.例文帳に追加

半導体装置のデザインレイアウトやチップサイズを変化させずに、ビットラインランディングパッドに対して金属コンタクトがオーバーラップされるマージンを最大化させることができるので、工程マージンの不足のために金属コンタクトがビットラインランディングパッドに連結されない問題点を解決することができる。 - 特許庁

The auxiliary converter output stage 14 performs well with an inductor and power transistors much smaller than those of the main converter output stage 12 and thus achieves well balanced power conversion efficiency and dynamic performance with a much smaller increase in the chip size than previous dual-output-stage converters.例文帳に追加

補助コンバータ出力ステージ１４は、メインコンバータ出力ステージ１２よりも大幅に小さいインダクタ及びパワートランジスタでもって良好に動作し、チップサイズの増大を従来の２ステージ構成のものに比して格段に小さくするとともに、バランスの良い電力変換効率と動的特性を実現することができる。 - 特許庁

To provide a method of manufacturing semiconductor devices, the method ensuring a high breakdown voltage-yield rate, reducing a unit area on-resistance, and reducing a chip size even without a high breakdown voltage design drastically higher than an aimed rated breakdown-voltage value by anticipating a decrease in a breakdown voltage in the semiconductor device having a super junction structure.例文帳に追加

超接合構造を有する半導体装置で、耐圧低下を見込んで、目的の定格耐圧値よりも大幅に高い耐圧設計としなくても、高い耐圧良品率を確保することができ、単位面積オン抵抗を低くすることができ、チップサイズを縮小することができる半導体装置の製造方法を提供すること。 - 特許庁

The solid conductor 101 is formed on the base material 11 so that it may cover the whole region of a large-sized region which is a region larger by a predetermined size than an ACF region of the base material 11 where an ACF (Anisotropic Conductive Film) is bonded for mounting a semiconductor chip except an electrode region of the base material 11 where the electrodes 12 are formed and its surroundings.例文帳に追加

ベタ導体１０１は、半導体チップを装着するのにACF(Anisotropic Conductive Film)が貼り付けられる基材１１のACF領域よりも所定のサイズだけ大きい領域である大サイズ領域のうちの、電極１２が形成される基材１１の電極領域とその周囲を除く領域の全体を被覆するように、基材１１に形成される。 - 特許庁

To prevent increase in sensor part IC chip size and increase in costs, caused by using a bus switch, by eliminating the need for bus switches for a plurality of sensor parts bus-connected to an ECU, and also to prevent increase in voltage drop in a terminal sensor part and noise generation, caused by disordering of impedance matching between a power source side of the bus switch and its ground side.例文帳に追加

ＥＣＵにバス接続される複数のセンサ部にバススイッチを不要として、バススイッチを用いることによるセンサ部ＩＣチップサイズの増大及びコスト高、末端センサ部での電圧降下の増大、バススイッチの電源側とグランド側とのインピーダンスマッチングの崩れによるノイズ発生を防止すること。 - 特許庁

In step S1, a defect detection processing for extracting the ordinates of a new defect and a detection size by a prescribed process is performed, after a prescribed process by using an area reducing function of an inspection device, and in step S3, existence of a new defect is determined in chip unit by a discrimination condition validating all detected new defects.例文帳に追加

ステップＳ１で、検査装置の面積縮小機能を用いて所定の工程後に所定の工程による新規欠陥の座標及び検出サイズを抽出する欠陥検出処理を行い、ステップＳ３で、検出されたすべての新規欠陥を有効とする識別条件で新規欠陥の有無をチップ単位に判定する。 - 特許庁

The wafer level chip size package is especially characterized by a structure in which the glass wafer coated with the IR cut filter layer is bonded to the image sensor wafer through a polymer partition wall, and the solder bumps are formed on back electrodes of the image sensor wafer that are connected to I/O electrodes of the image sensor wafer respectively through the conductors in the through holes.例文帳に追加

特に、IRカットフィルター層がコーティングされたグラスウエハーがポリマー隔壁を介してイメージセンサウエハーと接着されており、イメージセンサウエハーの各入/出力電極に形成された前記貫通孔の導電体を通じて連結されるウエハーの裏面電極にはんだバンプが形成されている構造を特徴とする。 - 特許庁

To offer a motor driving circuit and a motor driving method which can prevent the breakage of a transistor without enlarging the chip size, concerning a motor driving circuit, which has at least a pair of transistors for supplying motor coils with currents and for drawing in currents from the motor coils, and to provide a motor driving method.例文帳に追加

モータコイルに電流を供給するとともに、モータコイルから電流を引き込む少なくとも一対のトランジスタを有するモータ駆動回路及びモータ駆動方法に関し、チップサイズを大きくすることなく、トランジスタの破壊を防止できるモータ駆動回路及びモータ駆動方法を提供することを目的とする。 - 特許庁

To provide a motor driving circuit and a motor driving semiconductor device capable of preventing a transistor from being broken without increasing the size of a chip, in the motor driving circuit having a first transistor for supplying electric current to motor coils and a second transistor for leading-in electric current from the motor coils and the motor driving semiconductor device.例文帳に追加

モータコイルに電流を供給する第１のトランジスタと、モータコイルから電流を引き込む第２のトランジスタとを有するモータ駆動回路、及び、モータ駆動用半導体装置に関し、チップサイズを大きくすることなく、トランジスタの破壊を防止できるモータ駆動回路及びモータ駆動用半導体装置を提供することを目的とする。 - 特許庁

Consequently, it is not necessary to provide the output side terminal and the input side terminals on the upper electrode substrate 7 on which the semiconductor chip 9 is loaded, the size in the surface direction in the upper electrode substrate 7 is reduced and thus, the whole device is miniaturized.例文帳に追加

従って、半導体チップ９を搭載する上側の電極基板７に出力側端子と入力側端子とを設ける必要がないばかりか、入力側端子の一部である下面側の入力側端子を半導体チップ９に重ねることにより、上側の電極基板７における面方向の大きさを小さくすることができ、これにより装置全体の小型化を図ることができる。 - 特許庁

To provide a semiconductor device including a starting circuit for starting an object circuit when input voltage reaches a designated threshold and an input voltage detecting circuit for detecting and determining the input voltage, that can reduce the chip size and consumption current without lowering of input voltage detection accuracy.例文帳に追加

本発明は、入力電圧が所定の閾値に達してから対象回路に起動をかける起動回路と、入力電圧の検出判定を行う入力電圧検出回路と、を有して成る半導体装置において、入力電圧検出精度を低下させることなく、チップサイズ縮小や消費電流低減を図ることが可能な半導体装置を提供することを目的とする。 - 特許庁

As for the semiconductor device having a power MISFET of mesh gate structure, e.g., a gate electrode can be arranged superposed with a source electrode by arranging the gate electrode partially on a source electrode via an interlayer insulation film by the above means, thereby the chip size can be reduced.例文帳に追加

上述した手段によれば、例えばメッシュゲート構造のパワーＭＩＳＦＥＴを有する半導体装置について、ゲート電極を部分的にソース電極の上に層間絶縁膜を介して配置して、ソース電極と重ねてゲート電極を配置することができるので、チップサイズを縮小することができる。 - 特許庁

To provide a chip-type solid electrolytic capacitor, as well as, a manufacturing method therefor, capable of surely jointing a terminal board to an outer package resin part without causing damages on an insulating member, dispensing with the pasting operation of a heat resistance tape and deburring operation for reduced cost, and suppressing increase in the thickness of the insulating member for reduced size or increased capacitance.例文帳に追加

絶縁部材を損傷させず、端子基板と外装樹脂部の接合を確実にするとともに、耐熱テープ貼り作業及びバリ取り作業を不要とし、コスト削減が図れ、更に、絶縁部材の厚みを薄く抑え、小型化または大容量化が図れるチップ型固体電解コンデンサおよびその製造方法を提供する。 - 特許庁

To provide a display driving unit in which a chip size and power consumption of a driver are reduced and a mounted area and a production cost are reduced and also, a manpower cost for connecting a display panel to a peripheral circuit is suppressed and a necessary connection accuracy is relaxed, and provide a driving control method for the same, and a display apparatus equipped with the same.例文帳に追加

ドライバのチップサイズを縮小し、消費電力を低減させるとともに、実装面積の縮小及び製造コストを低減させることができ、また、表示パネルと周辺回路との接続工程における工数の抑制や必要な接続精度を緩和することができる表示駆動装置及びその駆動制御方法、並びに、該表示駆動装置を備えた表示装置を提供する。 - 特許庁

This holding device has a recess 10 having a rectangular plane shape and a staged receive 11 provided on an internal side of the recess 10, wherein the receives 11 placed on all of four sides have a plurality of extensions 12 which are inserted into middle regions between bumps 8 placed along an outermost periphery of a chip size package(CSP) 6 for supporting.例文帳に追加

本発明の保持器は、矩形の平面形状を有する凹部１０と、この凹部１０の内側面に設けられた段差状の受け部１１とを備え、４辺側の全てに配置された受け部１１が、ＣＳＰ６の最外周に配設されたバンプ８間の中間領域に挿入されて支持する複数の延出部１２を有している。 - 特許庁

To provide a method for forming a projected electrode for acquiring necessary height of the projected electrode to fill the resin in the gap between a circuit substrate and a semiconductor chip without increase in an amount of solder overhanging on the front surface of a resist layer even when the projected electrode is reduced in size up to a fine structure considering area pad arrangement in fine pitch.例文帳に追加

ファインピッチなエリアパッド配列に対応するために突起電極が微細化しても、レジスト層の表面にオーバーハングする半田量を増加させることなく、回路基板と半導体チップとの間に樹脂を充填するのに必要な突起電極高さを確保できる突起電極形成方法を提供する。 - 特許庁

To provide an IC chip mount structure capable of reducing its circuit substrate in size and the costs, of improving connection reliability and yield in a process of substrate assembling, and of reducing the total cost in a control unit for a vehicle capable of being installed in an engine room, for example, an engine control unit.例文帳に追加

エンジンルーム内装着が可能である自動車用制御コントロールユニット、例えばエンジン制御コントロールユニットにおいて、回路基板の小型化，低コスト化を図り、接続信頼性向上，基板組立の工程の歩留り向上とトータルコスト低減を図ることのできるＩＣチップ実装構造を提供する。 - 特許庁

The conventional multi-port cache memory is excellent in high speed since it is constituted by using multi-port cell blocks, however, chip size is increased when erroneous cache is attempted to be reduced by increasing its capacity since the areas of the cell blocks to be components increase in proportion to square of the number of ports, which becomes a cause of cost increase.例文帳に追加

従来のマルチポートキャッシュメモリはマルチポートセルブロックを用いて構成されるので高速性には優れているが、構成要素となるセルブロックの面積がポート数の２乗に比例して増大するため、大容量化してキャッシュミスを低減しようとすればチップサイズが増大し、コストアップの原因となっていた。 - 特許庁

The semiconductor device 100 has a sealing portion 10 to cover a semmiconductor chip 6 formed on a wiring board 1, and also has a first mark 11 formed on the upper surface of the sealing portion 10 and a second mark 12, smaller in size than the first mark 11, formed in the formation region of the first mark 11.例文帳に追加

配線基板１上に形成された半導体チップ６を覆う封止部１０を有する半導体装置１００であって、封止部１０の上面に形成された第１のマーク１１と、第１のマーク１１の形成領域内に第１のマーク１１よりも小さく形成された第２のマーク１２とを有する。 - 特許庁

To realize a reference potential supply wiring causing no cross talk, and eliminate need of searching for an adjacent wiring having possibilities of cross talk after a functional cell is disposed and wired in the prior art, and unrequire a correcting time, and further reduce the chip size or improve wiring.例文帳に追加

クロストークが発生しない基準電位供給配線を実現、従来行なっていた機能セルの配置配線後にクロストークの可能性がある隣接配線を洗出し、修正する時間も不要に、更に、チップサイズの縮小化あるいは配線性の向上を図った半導体集積回路の基準電位供給配線方法を提供することを課題とする。 - 特許庁

The manufacturing method comprises steps of rolling a resistor blank 10 for forming the resistor 1 sandwiched between pair of electrode blanks 20 for forming the electrode pieces 2 with a pressure exerted on the plane of product enough to diffusion bond both, cutting the bonded body into a chip of a specified size, and rolling it in the thickness direction of the product.例文帳に追加

製造方法は、チップ状抵抗体１を形成する抵抗体母材１０を、電極片２を形成する一対の電極母材２０で挟んで製品の面方向に圧力をかけて圧延して両者を拡散接合した後、所定の大きさに切断し、その後、製品の厚さ方向に圧延する動作を含む。 - 特許庁

In a repair etching process for opening a fuse box in a chip, etching loading effects attendant on the pattern density of the fuse box can be uniformly reflected, and residual oxide films can be constantly distributed to the fuses of all the fuse boxes regardless of the size of an open region.例文帳に追加

チップ内のヒューズボックスをオープンするためのリペアエッチング工程時ヒューズボックスのパターン密度に伴うエッチングローディング効果が均一に反映することができるようにし、オープン領域のサイズに係りなく全てのヒューズボックスのヒューズに残留酸化膜が一定に分布され得るようにする。 - 特許庁

To provide a semiconductor device with such a metallic bump electrode as a bump formed on an input/output pad which, even in the case where the pad itself or a pad pitch is reduced, the reliability of the connection of the bump electrode with external output terminals is high and the planar size of a chip is reduced.例文帳に追加

入出力パッド上にバンプのような金属突起電極を形成した半導体装置において、入出力パッド自体、あるいはパッドピッチを縮小した場合でも、金属突起電極と外部出力端子との接続の信頼性が高く、且つ、チップの平面的大きさを縮小した半導体装置を提供する。 - 特許庁

A multilayered ceramic chip-size package 22, 0.4 mm thick is obtained by using 0.1 mm thick resin-impregnated layers formed of porous ceramic layers impregnated with resin 24 for two surface layers on both sides, after impregnating resin in the porous ceramic layers of a porous multilayer ceramic substrate which has two surface porous ceramic layers on both sides.例文帳に追加

セラミック多孔質層を両側の２層の表面層として有するセラミック多孔質積層基板の前記セラミック多孔質層に樹脂を含浸させて、セラミック多孔質層に含浸樹脂２４が含浸して成る厚み０．１ｍｍの樹脂含浸層２１を両側の２層の表面層とする厚み０．４ｍｍの多層セラミックチップサイズパッケージ２２を得る。 - 特許庁

The inorganic filler is subjected to surface treatment with a silane coupling agent and has an average particle size of 0.05-0.20 μm, and the content of the inorganic filler in the adhesive for flip-chip mounting is 20-60 wt.%.例文帳に追加

エポキシ樹脂、無機フィラー及び硬化剤を含有するフリップチップ実装用接着剤であって、前記無機フィラーは、シランカップリング剤により表面処理されており、平均粒子径が０．０５μｍ以上０．２０μｍ未満であり、かつ、フリップチップ実装用接着剤中の含有量が２０重量％以上６０重量％以下であるフリップチップ実装用接着剤。 - 特許庁

To reduce a chip size by reducing the impedance of wiring upon connecting a protective circuit between a plurality of power supply lines arranged at arbitrary places and raising the degree of freedom in layout, in a semiconductor integrated circuit having a plurality of internal circuits operated by supply voltages supplied from a plurality of different power supply lines.例文帳に追加

複数の異なる電源ラインから電源電圧が供給されて動作する複数の内部回路を有する半導体集積回路において、任意の箇所に配置された複数の電源ライン間に保護回路を接続する際の配線のインピーダンスを低減すると共に、レイアウトの自由度を高めてチップサイズを低減する。 - 特許庁

Since a plurality of small memories 23 having independent memory areas as a memory 22 and same size are gathered without scattering memory apparatus chips 20 arranged on one wiring chip 10 and each of them has an independent memory function, miniaturization of the semiconductor apparatus and preventing loss of signal propagation speed are attained efficiently.例文帳に追加

一つの配線チップ１０上に配設される記憶装置チップ２０を点在させることなく、メモリ２２として独立した記憶領域を持つ同一な大きさの複数の小メモリ２３を集合させ、それぞれに独立したメモリ機能を持たせたので、半導体装置の小型化、信号伝播速度をロス防止が効率よく図れる。 - 特許庁

In hierarchical bit line structure provided with a main bit line and a sub-bit line, whole chip size can be reduced by arranging a serial diode switch requiring no additional gate control signal and a unit serial diode cell comprising a nonvolatile ferroelectric capacitor between the word line and the sub-bit line so as to realize the cross point cell array.例文帳に追加

本発明は、メインビットラインとサブビットラインを備える階層的ビットライン構造において、別途のゲート制御信号が不要な直列ダイオードスィッチと不揮発性強誘電体キャパシタからなる単位直列ダイオードセルをワードラインとサブビットラインとの間に配置してクロスポイントセルアレイを具現することにより、全体的なチップサイズを縮小することができる。 - 特許庁

To take a measure so that wafer inspection probes may not contact mutually even when a PAD is arranged in the center section of a semiconductor substrate to raise isolation between circuit blocks by forming rewiring to be short in a package, such as a chip size package, in which rewiring and external connection terminals are formed on a semiconductor substrate.例文帳に追加

チップサイズパッケージのように半導体基板上に再配線と外部接続端子とを形成するパッケージにおいて、再配線を短く形成して、回路ブロック間のアイソレーションを高めるように半導体基板の中央部にＰＡＤを配置する場合にも、ウエハ検査プローブが相互に接触することがないように対策する。 - 特許庁

The microwell array chip has a microwell layer having a plurality of microwells on the surface of a substrate, one microwell has a shape and size for storing only one biological cell, the bottom surface of the microwell has a magnetic membrane and does not have a magnetic member other than the magnetic membrane, and the surfaces of the magnetic membrane and microwell layer have a multilayered membrane made of a light shielding membrane and silica or parylene membrane.例文帳に追加

基板の表面に複数のマイクロウェルを有するマイクロウェル層を有し、１つのマイクロウェルに1つの生体細胞のみを収容する形状と寸法を有し、マイクロウェルの底面に磁性膜を有し、磁性膜以外の磁性部材を有さず、磁性膜の表面およびマイクロウェル層の表面は、遮光膜およびシリカ膜またはパリレン膜からなる多層膜を有する、マイクロウェルアレイチップ。 - 特許庁

A number equivalent to the number of the common electrode main line 19M which is less than the number of the common electrodes 19S suffices for the number of output terminals of the driver IC required for controlling the common electrodes 19S, therefore, the chip size can be reduced as much as the reduced number and, as the result, the whole display device can be miniaturized.例文帳に追加

共通電極１９Ｓを制御するために必要なドライバＩＣの出力端子は、共通電極１９Ｓの数よりも少ない共通電極本線１９Ｍの数相当あればよいから、その分、チップサイズの縮小を図ることができ、すなわち表示装置全体の小型化を図ることができる。 - 特許庁

To reduce a liquid crystal display in size and cost, when arranging plural pieces of boosting capacitors 9 or smoothing capacitors 13 in the liquid crystal display device 1, where a semiconductor chip 5 is mounted on the surface of a stick-out part 4 arranged for one transparent substrate 2 of two stuck transparent substrates 2, 3.例文帳に追加

貼り合わせた二枚の透明基板２，３のうち一方の透明基板２に設けたはみ出し部４の表面に搭載した半導体チップ５して成る液晶表示装置１において、これに複数個の昇圧用コンデンサ９又は平滑用コンデンサ１３を設ける場合に、液晶表示装置の小型化と、低価格化を図る。 - 特許庁

To provide a stick bar defect inspection device, capable of stably executing inspection over long times, even if object stick bars are inputted continuously at a high speed, and inspecting accurately defective parts comprising fine split, chip, irregularities, crack, breakage, dirt, non-standard width size, or the like of the object stick bar.例文帳に追加

対象スティックバーが連続して高速に送り込まれた場合でも、長時間安定して検査が行うことができ、しかも対象スティックバーにおけるささくれ、欠け、凹凸、ひび、割れ、汚れ、幅寸法規格外等からなる不良部分を正確に検査することができるスティックバー不良検査装置を提供する。 - 特許庁

The antenna relates to a manhole antenna 10, adopting a chip antenna 11 which is structured in small size so as to be put in an air hole 201 of a manhole lid 200 and has radiation wave directivity that is wide and a high electric field strength, and further, being attachable to the manhole lid 200 by fitting its base part 12 to the air hole 201 of the manhole lid 200.例文帳に追加

マンホール蓋２００の空気孔２０１の内部に入るような小型構造であって放射電波の指向性が広く電界強度が大きいチップアンテナ１１を採用し、さらにベース部１２がマンホール蓋２００の空気孔２０１に嵌着されて、マンホール蓋２００に取り付け可能になされたマンホールアンテナ１０とした。 - 特許庁

The number of array units is the minimum number of alternative arrays 12 satisfying the condition that the number of whole array units must be a power of two while satisfying the number of array units as an array 11 for execution which is necessary for execution, for satisfying the condition for keeping both the chip size and the junction mounting density at minimum by having the minimum number of alternative arrays.例文帳に追加

アレーユニットの数は、実行に必要な実行用アレー１１としてのアレーユニット数を満足しながら、全アレーユニット数は２のべき乗個でなければならないとする条件を満足する最小限の代替アレー１２の数とし、この最小限の代替アレーの数を有することによりチップサイズと接合実装密度の両方を必要最小限にする条件を満足するように構成する。 - 特許庁

Power supply-side sense amplifier drivers 10a and ground-side sense amplifier drivers 10b which are arranged in a sense amplifier row 10 are connected to sense amplifiers 10c respectively to supply a sense amplifier drive voltage to them, so that a semiconductor memory device of this constitution can be enhanced in sense speed without increasing it in chip size.例文帳に追加

センスアンプ列１０に配置された電源側センスアンプドライバ１０ａと接地側センスアンプドライバ１０ｂとは、各センスアンプ１０ｃにそれぞれ接続され、センスアンプ駆動電圧が供給されているため、チップサイズを増大させることなく、センススピードを高速化することが可能となる。 - 特許庁

To provide a semiconductor integrated circuit device for increasing a memory region to be used as a general-purpose memory region by a CPU by utilizing a memory region in a functional macro, and for minimizing the increase of a chip size without increasing the capacity of the general-purpose memory, and for coping with the increase request of the general-purpose memory capacity.例文帳に追加

機能マクロ内のメモリ領域を活用することにより、ＣＰＵが汎用メモリ領域として使用できるメモリ領域を拡張し、汎用メモリの容量を増加することなく、チップサイズの増大化を最小限に抑えて、汎用メモリ容量の増大化要求に対応することができるようにした半導体集積回路装置を提供する。 - 特許庁

To provide a thin edge grinding wheel using extremely thin metal bonded phase particularly of 0.1 mm thickness or less to improve the accuracy of the size of the object to be cut and to extend the lifespan of the grinding wheel by sufficiently securing the strength and the rigidity of the grinding wheel body while maintaining good chip discharging property when cutting and the effective supply of coolant.例文帳に追加

特に厚さが０．１ｍｍ以下の極薄となる金属結合相を用いた薄刃砥石において、切断の際の良好な切屑排出性や効率的なクーラントの供給は維持しつつ、砥石本体の強度および剛性を十分に確保して被切断物の寸法精度の向上や砥石寿命の延長を図る。 - 特許庁

In the long go-around multiplex/demultiplex module, the chip area is decreased to a quarter or smaller of the case where 8 chips on which a 1×4 array waveguide grid is formed are used by integrating four 1×4 array waveguide grids 15 or 16 into two planar waveguide circuit chips 13 and 14, respectively, furthermore, the module size is decreased.例文帳に追加

この波長周回性合分波モジュールでは、４つの１×４アレイ導波路格子１５あるいは１６それぞれを、平面導波回路チップ１３あるいは１４の２枚に集積することで、１つの１×４アレイ導波路格子が形成されたチップを８枚使用するよりも、チップ面積を１／４以下にでき、ひいてはモジュールサイズを低減することが可能である。 - 特許庁

To provide a semiconductor device hard to be damaged even though a minus voltage is applied to a collector side when an IGBT part is turned off, suppressing a parasitic transistor operation in a control circuit part by decreasing current from the collector side to the control circuit part at the time of turning-off to make a latch-up breakdown of the IGBT part hard to occur without increasing a chip size very much.例文帳に追加

ＩＧＢＴ部がオフに移る際にコレクタ側に負電圧が生じても破壊され難く、オン時にはコレクタ側から制御回路部への電流を少なくして制御回路部での寄生トランジスタ動作を抑制し、ＩＧＢＴ部のラッチアップ破壊を起こり難くした半導体装置を、チップサイズをそれほど大きくすることなく提供すること。 - 特許庁