「Bit type」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

The nonvolatile memory 100 includes a gate insulation layer 22 provided on the channel region of a semiconductor layer 10, a gate conductive layer 14 provided on the gate insulation layer 22, first conductivity type first and second impurity regions 34 and 24, and a bit conductive layer 80.例文帳に追加

不揮発性記憶装置１００は、半導体層１０のチャネル領域上に設けられたゲート絶縁層２２と、ゲート絶縁層２２上に設けられたゲート導電層１４と、第１導電型の第１および第２不純物領域３４，２４と、ビット導電層８０とを含む。 - 特許庁

A load-type counter 2 with a minimum bit width, capable of counting the longest signal length by every kind of signal (SNL) of the TDMA frame is provided, data about the number of SNL status bits is loaded on the counter, counting for the loaded number of bits is performed, compared by a comparing part 3 and a transitional trigger is outputted.例文帳に追加

ＴＤＭＡフレームの信号種別（ＳＮＬ）の最長信号長をカウントできる最小ビット幅のロード式カウンタ２を設け、該カウンタにＳＮＬステータスビット数データをロードし、ロードしたビット数分のカウントを行い、比較部３で比較し移行トリガを出力する。 - 特許庁

The write-once type recording medium having a plurality of recording layers includes a normal recording and playing back region, an alternation region, a first alternation management information region, and a second alternation management information region (TDMA), further, write-in presence/absence presentation information (space bit map) is recorded.例文帳に追加

複数の記録層を有するライトワンス型の記録媒体において、通常記録再生領域と、交替領域と、第１の交替管理情報領域と、第２の交替管理情報領域（ＴＤＭＡ）が設けられ、さらに書込有無提示情報（スペースビットマップ）が記録される。 - 特許庁

Encoded data is stored as font data having a required minimum data volume and an expansible structure, and scalable font data is generated which has quality hardly degraded regardless expansion and reduction while having a data volume equal to or smaller than that of bit map type font data.例文帳に追加

コード化されたデータを必要最小限のデータ量で，かつ拡張性を持たせた構造のフォントデータとして格納し，ビットマップ形式のフォントデータと同等以下の小さいデータ量を持ちながら，拡大・縮小しても品質の落ちにくいスケーラブルなフォントデータを作成する。 - 特許庁

If the polarization direction of the ferroelectric layer 130 responsive to 0 or 1 is decided in advance and the polarization direction is controlled for each region below the upper electrodes 150, 160, then it is possible to write 2 bit data to one FET-type ferroelectric memory cell 100.例文帳に追加

０又は１に対応させる強誘電体層１３０の分極方向を決めておき、各上部電極１５０、１６０の下方領域毎に分極方向を制御すれば、１つのＦＥＴ型強誘電体メモリセル１００に２ビットのデータを書き込むことができる。 - 特許庁

To provide an insert detachable type cutting tool reducing manufacturing cost and securing high insert attachment rigidity, and providing high cooling and lubricating effects by positively supplying a sufficient amount of a coolant to a cutting portion by a cutter bit without interference of chips.例文帳に追加

製造コストの低減を図るとともに高いインサート取付剛性を確保することができ、そして十分な量のクーラントを切屑に妨げられたりすることなく確実に切刃による切削部位に供給して、高い冷却、潤滑効果を得ることができるインサート着脱式切削工具を提供する。 - 特許庁

Some old type BITs broadly define the subject disputes as “any legal dispute that may arise out of investment made by an investor of either Contracting Party” (Agreement between Japan and Mongolia concerning the Promotion and Protection of Investment, Article 10.1), while some limit the coverage of dispute settlement to a “dispute concerning amount of compensation” in the case of expropriation (Agreement between Japan and The People’s Republic of China Concerning the Encouragement and Reciprocal Protection of Investments, Article 11.2).例文帳に追加

古いタイプのBIT では、単に対象となる紛争を「投資家と締約国の間で生ずるあらゆる投資に関する意見の相違」と広く規定するもの、あるいは逆に「収用が起きた場合の補償額」のみ紛争処理対象として限定するものもある。 - 経済産業省

To provide a start-stop synchronized type data communication circuit with which a communication rate is automatically set in accordance with a start bit received from a communication opposite party, setting in a baud rate select register is enabled, even when the frequency of a system clock for calculating a baud rate clock is unrecognized and also a wide range of communication rate is supported.例文帳に追加

通信相手から受信するスタート・ビットに応じて、通信レートを自動設定することができ、またボーレート・クロックを算出するシステム・クロックの周波数が未知の場合においても、ボーレート・セレクト・レジスタへの設定が可能で、しかも広い範囲の通信レートをサポートできる調歩同期式データ通信回路を提供する。 - 特許庁

To obtain an NROM type memory array of such a structure as adjacent memory units MU share a diffusion bit line interposed between in which generation of a through current path is blocked at the time of reading or writing data simultaneously from or into two memory transistor cells.例文帳に追加

隣接するメモリユニットＭＵがその間にある拡散ビット線を共有する構成であるＮＲＯＭ型メモリアレイにおいて、２個のメモリトランジスタセルを同時に読み出すあるいは書込む場合に貫通電流パスが生じるため本発明は、かかる貫通電流パスの生成を阻止するＮＲＯＭ型メモリアレイを提供することを目的とする。 - 特許庁

A multi reader / writer 1 detects a subcarrier component signal level for a first half period and a subcarrier component signal level for a latter half period in one data period (1 ETU) with respect to a received signal S1 received from a type A system IC card and reproduces return data one by one bit each on the basis of a result of the detection.例文帳に追加

マルチリーダライタ装置１は、タイプＡ方式ＩＣカードから受信した受信信号Ｓ１について、１データ期間（１ＥＴＵ）における前半期間中のサブキャリア成分信号レベルと後半期間中のサブキャリア成分信号レベルとを検出し、当該検出結果に基づいて返信データを１ビットずつ再生する。 - 特許庁

By such a device, when well voltage of the pocket P-type well region is increased by applying voltage to a unselected bit line, program/pass voltage is applied to a word line at the point of time at which well voltage being made higher by such a way is lower than detected voltage (e.g. 0.1 V) of the well voltage detecting circuit.例文帳に追加

このような装置によると、前記ポケットＰウェル領域のウェル電圧が非選択ビットラインへの電圧印加により増加する場合において、そのように増加したウェル電圧がウェル電圧検出回路の検出電圧（例えば、０．１Ｖ）より低くなる時点に、プログラム／パス電圧をワードラインに印加する。 - 特許庁

By performing a hardware modification and a software modification in different portions of a decoding process in order to obtain a 3D image in a digital video stream, a structure and a video sequence of the video stream are modified for including a flag needed to identify a type of the TDVision(R) technology image at bit level.例文帳に追加

ディジタルビデオストリーム内の３Ｄイメージを得るために、デコーディングプロセスの異なる部分でハードウェア変更およびソフトウェア変更を行うことによって、ビデオストリームの構造およびビデオシーケンスが、ビットレベルでＴＤＶｉｓｉｏｎ（Ｒ）テクノロジイメージのタイプを識別する必要なフラグを含めるために変更される。 - 特許庁

To solve such a problem that the charge transfer efficiency of signal charge from a sensor to an accumulation part lowers due to pixel compression driving, in a frame transfer type CCD image sensor which can change over standard driving which individually drives three transfer electrodes for each bit of an sensing shift register and pixel compression driving which drives them at common voltage.例文帳に追加

撮像部シフトレジスタの各ビットの３本の転送電極を個別に駆動する標準駆動と共通電圧で駆動する画素圧縮駆動とを切り換え可能なフレーム転送型ＣＣＤイメージセンサにおいて、画素圧縮駆動で撮像部から蓄積部への信号電荷の転送効率が劣化する。 - 特許庁

In this case, more N type MOS transistors are used as compared with before, the programming operation can be performed without controlling the voltage level of the counter electrode of the anti-fuse element since only voltage levels of word line WLi and bit line BLj are controlled and the counter electrode (second electrode) of the anti-fuse element AF is grounded.例文帳に追加

この場合、従来よりもＮ型ＭＯＳトランジスタが多いが、ワード線ＷＬｉ、ビット線ＢＬｊの電圧レベルだけを制御して、アンチヒューズ素子ＡＦの対極（第２極）は接地されているため、アンチヒューズ素子ＡＦの対極の電圧レベルを制御することなく、プログラム動作を実行することができる。 - 特許庁

Fixed data can be stored previously in a non-volatile region by constituting arbitrarily the number of transistors of a floating gate type for one bit by the number of contacts, the memory array can be also used for a mask ROM storing the loader program or the like, then the non-volatile memory array in which the chip area is reduced can be realized.例文帳に追加

１ビットに対するフローティングゲート型トランジスタ数をコンタクト数により任意に構成することによって、あらかじめ不揮発性領域内に固定データを格納することができ、ローダプログラム等を格納したマスクＲＯＭに兼用することができてチップ面積を削減した不揮発性メモリアレイを実現することができる。 - 特許庁

In this rocking type pipe jacking method, a cylindrical boring machine body is jacked by an initial pushing jack arranged in a pit of a starting shaft, and boring is advanced by rocking a face plate arranged on the front end side of the boring machine body so as to form a chamber between the face plate and the boring machine body by having an opening by providing a cutter bit.例文帳に追加

発進立坑の坑内に配置した元押ジャッキにより筒状の掘進機本体を推進し、カッタービットを備え、開口を有し、掘進機本体との間にチャンバーを形成するように掘進機本体の前端側に配置した面盤を揺動させて掘進するようにした揺動式推進工法とした。 - 特許庁

The SIMD type arithmetic operation having N units of processors capable of operating in parallel, is characterized by having a means for allowing a plurality of element processors operating in parallel to encode image signal consisting of a plurality of pixels, and a means for composing a code word obtained by the means to a consecutive bit string are provided.例文帳に追加

Ｎ個の並列動作可能なプロセッサーを有するＳＩＭＤ型演算手段において、複数の並列に動作する要素プロセッサー夫々に複数の画素から成る画像信号の符号化を行わせる手段と、該手段で得られた符号語を連続したビット列に結合する手段を有する事を特徴とする。 - 特許庁

To provide a method of a frequency hopping of an OFDM symbol which can perform frequency hopping of an OFDM symbol by mapping a type of the subcarrier allocation and setting of a pilot position by referring to a reserved bit in a header of a physical layer, before transmitting a data using an OFDM modulation system.例文帳に追加

ＯＦＤＭ変調方式を用いてデータを伝送する前に、物理層のヘッダー内にある予備ビットを参照して副搬送波を配置する型とパイロットの位置の設定とをマッピングし、ＯＦＤＭシンボルの周波数をホッピングすることが可能なＯＦＤＭシンボルの周波数ホッピング方法を提供する。 - 特許庁

In the case of the frequency spread profile of the center spread, a relation among a communication rate 'A (bit/s)' of a start/stop synchronizing type communicating means 3 and an oscillation frequency 'B (Hz)' of a crystal oscillator 4 and a frequency spread cycle 'C (clock)' of the frequency spread oscillator 1 satisfies B=A×C×n (n is a positive integer).例文帳に追加

センタ−スプレッドの周波数拡散プロファイルの場合、調歩同期式通信手段３の通信レート「Ａ（ｂｉｔ／ｓ）」と、水晶発振器４の発振周波数「Ｂ（Ｈｚ）」と、周波数拡散発振器１の周波数拡散周期「Ｃ（クロック）」との関係がＢ＝Ａ×Ｃ×ｎ（ｎは正の整数）を満足するようにする。 - 特許庁

To provide a rotary hammering type boring device capable of applying a hammering force corresponding to the geology of the hard ground such as a base rock, the soft ground or the like, reducing damage to the device caused by the hammering force, and improved to obtain more efficient excavating operation including an outer bit.例文帳に追加

岩盤等の硬質の地盤や軟弱な地盤などの地質に応じた打撃力の付与が可能で、打撃力によって生じる装置の損傷を軽減することができ、またアウタービットを含めて、より効率的な掘削動作が得られるように改良した回転打撃式削孔装置を提供する。 - 特許庁

In the semiconductor memory device being an amplification type cross point memory, a reset switch Trst short-circuiting a common node electrode NE to ground any time is provided, the common node electrode NE is kept in a state of being separated from a bit line BL, the reset switch Trst is transited from on to off and from off to on.例文帳に追加

増幅型クロスポイントメモリとしての半導体記憶装置において、共通ノード電極ＮＥを適時グランドにショートさせるリセットスイッチＴｒｓｔを設置し、さらにメモリユニットＭＵからのデータ読出時には、共通ノード電極ＮＥはビット線ＢＬから切り離されたままの状態に保ち、リセットスイッチＴｒｓｔをオンからオフに、そしてオフからオンに遷移させる。 - 特許庁

A triangular pyramid-type bit is attached to the tip of a steel pipe pile so that the overall steel pipe pile becomes nail-like, facilitating perpendicular intrusion of the steel pipe in driving the pile, and the tip is closed, preventing the bearing capacity of the steel pipe from being reduced due to entry of sediment into a cavity of the steel pipe during pile driving.例文帳に追加

鋼管杭の先端に三角推形状のビットを付帯させたことによって、鋼管杭全体が釘状になり、打ち込みの際の鋼管の垂直貫入がし易くなり、且つ、先端が閉塞状態になり、貫入時に鋼管の空洞に土砂が入り込み、その結果として支持力が弱まるのを防止した三角推型ビット付帯鋼管杭。 - 特許庁

Data read through a main bit line MBL from a memory block 2 having a memory cell array constituted of a dynamic type storage element are amplified by a sense amplifier circuit and latched by a latch circuit 12, and only one of outputs from a plurality of tristate buffers 13 to receive the output of the latch circuit is set so as to become a state to be outputted.例文帳に追加

ダイナミック型記憶素子からなるメモリセルアレイを有するメモリブロック２からメインビット線ＭＢＬを通して読み出されるデータを、センスアンプ回路１１で増幅してラッチ回路１２でラッチし、ラッチ回路の出力を入力とする複数のトライステートバッファ１３からの出力のうち、一つのみを出力可能状態に設定する。 - 特許庁

To provide a magnetoresistance RAM (MRAM) of a simple structure by forming a cell array by forming a cell having a simple structure and a small cell size by storing two or more data, by coupling an MTJ (Magnetic Tunnel Junction) between a word line and a P-N diode and further coupling a plurality of cells in a NAND type between a bit line and a cell plate.例文帳に追加

ワードラインとＰ−Ｎダイオードとの間にＭＴＪ（ＭａｇｎｅｔｉｃＴｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）を結合して２つ以上のデータを記憶させ、構造が簡単でセルサイズが小さいセルを具現し、さらに、ビットラインとセルプレートとの間に複数個のセルをＮＡＮＤ型に連結してセルアレイを具現することにより、簡単な構造の磁気抵抗ラム（ＭＲＡＭ）を具現する。 - 特許庁

The nonvolatile memory 100 comprises a gate insulation layer 22 provided on the channel region of a semiconductor layer 10, a gate conductive layer 14 provided on the gate insulation layer 22, first conductivity type first and second impurity regions 24 and 34 provided on the semiconductor layer 10 to sandwich the gate conductive layer 14, and a bit conductive layer 80.例文帳に追加

不揮発性記憶装置１００は、半導体層１０のチャネル領域上に設けられ、ゲート絶縁層２２と、ゲート絶縁層２２上に設けられたゲート導電層１４と、ゲート導電層１４を挟むように半導体層１０に設けられた第１導電型の第１および第２不純物領域２４，３４と、ビット導電層８０とを含む。 - 特許庁

The cam-like bit 31 is metamorphosed from the thin posture into the thick posture via the link 40 by full-stroke operating the handle block 20 against the base block 10 in the straight line, and releases retention by a spring piece and maintains this release state by pressing the spring piece of a clamp type connector part so as to be deformed in the opposite direction to a prescribed direction.例文帳に追加

カム状ビット３１は、ベースブロック１０に対してハンドルブロック２０を直線的にフルストローク操作することによってリンク４０を介して薄姿勢から厚姿勢に変態してクランプ式コネクタ部のバネ片を所定方向と反対の方向に変形すべく押圧することでバネ片による保持を解除すると共に、この解除状態を維持する。 - 特許庁

The gate electrode of the transistor constitutes the word line by being disposed; extended over the gate insulating film, the bit line insulating film, the same insulating film as the gate insulating film; and the gate protecting insulating film, and is connected with a MOS type diode composed of the gate electrode, gate protecting insulating film, and substrate.例文帳に追加

トランジスタのゲート電極は、ゲート絶縁膜上、ビット線絶縁膜上、ゲート絶縁膜と同一の絶縁膜上およびゲート保護用絶縁膜上に跨るように延伸して配置されることによってワード線を構成するとともに、ゲート電極、ゲート保護用絶縁膜および基板とによって構成されるＭＯＳ型ダイオードと接続されている。 - 特許庁

A voltage value output as a differential signal from a first and a second output terminal of the differential amplifier section 21 is converted into a six-bit digital value by a sequential comparison type AD converter circuit (which consists of the first variable capacity section 22A, the second variable capacity section 22B, and the comparator section 23 and connection control section 24) and then is output.例文帳に追加

差動増幅部２１の第１出力端子および第２出力端子から差動信号として出力された電圧値は、逐次比較型ＡＤ変換回路（第１可変容量部２２Ａ，第２可変容量部２２Ｂ，比較部２３および接続制御部２４からなる。）により、６ビットのデジタル値に変換されて出力される。 - 特許庁

A picture type discrimination section 12 discriminates whether an input frame is a reference frame or a non-reference frame, inputs DCT coefficient information COEF2 from a dequantization section 1 to a DCT coefficient adder section 3 or a requantization section 4 depending on the result of discrimination, wherein bit rate conversion is performed by adaptively using re-quantization with compensating a quantization error or simple requantization.例文帳に追加

入力フレームが参照フレームか非参照フレームかをピクチャタイプ判別部１２で判別し、この判別結果に応じて逆量子化部１からのＤＣＴ係数情報COEF2をＤＣＴ係数加算部３あるいは再量子化部４へ入力し、量子化誤差補償付き再量子化あるいは簡易再量子化を適応的に用いたビットレート変換を行う。 - 特許庁

When introducing p-type impurities, a p-n junction diode is formed from this p+ impurity region 13 and n- impurity region 6, so that even if the p-n bonding diode is made conducting by reverse bias and even if a transistor is conducted by applying voltage to a gate electrode 5, no current will flow from a bit line 19 to the source line 17a.例文帳に追加

ｐ型の不純物が導入される場合、このｐ＋不純物領域１３とｎ−不純物領域６とによってｐｎ接合ダイオードが形成されるので、ゲート電極５に電圧を与えてトランジスタを導通させてもこのｐｎ接合ダイオードが逆バイアスされて導通せず、ビット線１９からソース線１７ａへ電流が流れない。 - 特許庁

In a NAND-type EEPROM, wirings CS1, CS2 are newly provided parallel to bit lines BL1, BL2 and disposed so as to be embedded in element isolation regions of an STI structure, and at writing, a prescribed potential Vcs (Vcc<Vcs<Vpass) is given to lessen wrong write of non-selected cells from being written in.例文帳に追加

ＮＡＮＤ型ＥＥＰＲＯＭにおいて、ビット線ＢＬ１，ＢＬ２と平行に位置する配線ＣＳ１，ＣＳ２を新たに設け、且つこの配線をＳＴＩ構造の素子分離領域中に埋め込むように配置し、書き込み時に所定の電位Ｖcs（Ｖcc＜Ｖcs＜Ｖpass）を与えることによって、非選択セルが誤って書き込まれるのを低減することを特徴としている。 - 特許庁

In an 8-valued NAND type multivalued flash memory designed to execute the multivalued parallel write with the bit line voltage set according to write data, a pulse-like word line voltage is applied to a word line to write while the pulsewidth of an effective word line voltage corresponding to the time taken for substantially writing data in memory cells to be written is controlled according to the write data.例文帳に追加

書き込みデータに応じてビット線電圧を設定し、多値並列書き込みを行うようにした８値のＮＡＮＤ型多値フラッシュメモリにおいて、ワード線にパルス状のワード線電圧を印加して書き込みを行い、この際、書き込み対象のメモリセルに実質的にデータの書き込みがなされる時間に対応する実効的なワード線電圧のパルス幅を書き込みデータに応じて制御する。 - 特許庁

Voltage input switches SW-SW7 are independently provided to individual terminals of all unit capacitors C0-C7 being components of the charge reallocation type analog/digital converter 9, and multiplexers MUX 0-MUX7 of the switches optionally can switch any of control signals CNT0-CNT 3 for controlling the voltage input switches by each bit.例文帳に追加

電荷再配分型Ａ／Ｄ変換器９を構成するすべての単位容量Ｃ０〜Ｃ７の個別端に電圧入力スイッチＳＷ０〜ＳＷ７を独立に備え、該電圧入力スイッチの制御端子を、該スイッチ毎のマルチプレクサＭＵＸ０〜ＭＵＸ７により各ビットの電圧入力スイッチを制御する制御信号ＣＮＴ０〜ＣＮＴ３のいずれかと任意に切り替えできる構成とした。 - 特許庁

For the calculated residual, a coding parameter selection section 190 selects per time, from a plurality of coding parameters each indicating a combination of a lower bit length of fixed length coding and a type of variable length coding for the remaining upper bits, the one indicating a combination that produces the shortest code length of past residuals when coding the past residuals rather than the calculated residual.例文帳に追加

符号化パラメータ選択部１９０は、算出された残差に対して、固定長符号を用いる下位ビット長と残りの上位ビットに用いる可変長符号の種別との組み合わせを示す複数の符号化パラメータのうち、当該残差より過去の残差を符号化した場合に当該過去の残差の符号長が最も短くなる組み合わせを示すものを時刻ごとに選択する。 - 特許庁

To prevent propagation of a soft error between adjoining column groups in a static random access memory comprising a semiconductor substrate on which a first conductivity type common well is formed, and a memory cell array consisting of memory cells arranged in matrix in the common well on the semiconductor substrate, so that a group of memory cells connected with a common bit line while being arranged in the column direction forms a memory cell column.例文帳に追加

第１の導電型の共通ウェルが形成された半導体基板と、前記半導体基板上の前記共通ウェルに行列状に配列されたメモリセルよりなり、列方向に整列して共通のビット線に接続される一群のメモリセルがメモリセルカラムを形成するメモリセルアレイからなるスタティックランダムアクセスメモリにおいて、隣接カラム群間のソフトエラーの伝搬を抑制する。 - 特許庁

The charge trap type 3-level nonvolatile semiconductor memory and its driving method are provided with a memory array including a plurality of memory elements capable of storing data in at least two charge trap areas in a current moving direction, and a page buffer driven to map a set of first to third bit data in the threshold voltage groups of the two charge trap areas constituting a set.例文帳に追加

本発明の電荷トラップ型の３−レベル不揮発性半導体メモリ装置及びその駆動方法は、それぞれが電流の移動方向に沿って少なくとも二つの電荷トラップ領域にデータを記憶することができる複数のメモリ素子を持つメモリアレイと、一組の第１〜第３ビットのデータを、一組をなす二つの前記電荷トラップ領域のスレショルド電圧グループにマッピングするように駆動されるページバッファーとを備える。 - 特許庁

A non-core type bit 16 for drilling integrally providing with a chip 14 for cutting at the tip of the shank comprises a water supply channel 22 for supplying the cooling water to the and a drain channel 26 for discharging the cooling water in the bore hole 24 drilled by the chip as a through hole with an aperture at the tip in the axis direction in the shank 12.例文帳に追加

切削用のチップ１４をシャンク先端部に一体的に有してなる、穿孔用のノンコアタイプビット１６が、チップ部分に冷却水を供給するための給水路２２、およびそのチップにより切削された穿孔２４内の冷却水をその穿孔外に排出するための排水路２６を、その先端部に開口を持つ軸線方向での貫通路としてシャンク１２の内部に個別に有している。 - 特許庁