「at the Gates」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

At the time of data read-out operation, a word line WL and a column selection signal Y of Vcc voltage are simultaneously activated, minute potential difference is caused in the pair of bit lines, voltage of 1/2 Vcc-Vin is applied to gates of respective N type transistors 63, 64 through respective N type transistors 61, 62 of a reading/writing circuit 6.例文帳に追加

データ読み出し動作時、ワード線ＷＬ及び、Ｖcc電圧のコラム選択信号Ｙが同時に活性化され、前記ビット線対には微小電位差が生じ、読み/書き回路６の各Ｎ型トランジスタ61、62を通じて各Ｎ型トランジスタ63、64のゲートには1/2・Ｖcc−Ｖtnの電圧が印可される。 - 特許庁

A cavity 49 formed in a die assembly 48 under closed state in secondary injection process is injected with a molten resin from a plurality of gates 51 provided in the die assembly 48 at parts corresponding to the protruding parts 24 of respective blades 19.例文帳に追加

２次射出工程での型閉じ状態の金型装置４８内に形成されるキャビティ４９に、各ブレード１９の突出部２４に対応する部分で金型装置４８に設けた複数のゲート５１から溶融樹脂を注入する。 - 特許庁

To provide a semiconductor device, a method of manufacturing it and a mask by which design of dummy gate patterns which are placed for preventing the proximity effect when gate patterns are formed by photolithography can be simplified and the mask for gates can be manufactured in a short time and at a low cost.例文帳に追加

ゲートパターンをフォトリソグラフィ法で形成する際の近接効果を防止するために設けられるダミーゲートパターンの設計を簡易化し、ゲート用マスクを短時間でかつ低コストに製造することが可能な半導体装置及びその製造方法、並びにマクスを提供する。 - 特許庁

A constant current driver circuit 40 is provided with first and second MOS transistors Q11 and Q12 whose gates are connected to each other, and output currents Iout being a value at a fixed rate against reference currents Iref1 to be supplied to the first MOS transitory Q11 are obtained from the second MOS transistor Q12.例文帳に追加

定電流ドライバ回路４０は、ゲートが互いに接続された第１及び第２のＭＯＳトランジスタＱ１１，Ｑ１２を有し、第１のＭＯＳトランジスタＱ１１に供給する基準電流Ｉref1に対して一定比率の値の出力電流Ｉout を第２のＭＯＳトランジスタＱ１２から得る。 - 特許庁

This test facilitating circuit is functioned as a test pattern generator 100 by connecting the plurality of scan registers 14 arranged at a first stage of a plurality of scan chains constructed by connecting the scan registers 14 in series for facilitating test, to EXOR gates 31.例文帳に追加

テスト容易化のために設けられたスキャンレジスタ１４を直列に接続して構成された複数のスキャンチェーンの第１段に配置されている複数の前記スキャンレジスタ１４とＥＸＯＲゲート３１とを接続してテストパターン発生器１００としての機能を満たす。 - 特許庁

The oscillator that generates a clock signal of a prescribed frequency has oscillation circuits (100, 200, 300, 400) where gates including at least one inverting gate (I) are connected in cascade in a ring and an exclusive OR gate (X) having an oscillation control input is properly inserted to the ring.例文帳に追加

所定の周波数のクロック信号を生成する発振器において，少なくとも１個の反転ゲート（Ｉ）が含まれる複数のゲートを環状に縦列接続し，その中に，発振制御入力を有する排他的論理和ゲート（Ｘ）を適宜挿入した発振回路（100,200,300,400）を有する。 - 特許庁

A long active region, extending over a plurality of p-channel type field effect transistors is separated by gate electrodes and sufficiently thin STI is arranged between gates so that compressive stress is generated at channel parts of the p-channel type field effect transistors.例文帳に追加

pチャネル型電界効果トランジスタのチャネル部分に圧縮応力が発生するように，複数のトランジスタにまたがる長いアクティブをゲート電極ごとに分断して、ゲート電極とゲート電極の間に十分に細いSTIを配置する。 - 特許庁

To provide a burglar preventive gate that detects a radio wave disturbed between the gates by a wireless tag on goods to prevent from shoplifing installed at an entrance of a shop, and that dose not harm a fashion of a shop and does not malfunction.例文帳に追加

店舗の入口に設置して万引きを防止する為に、商品に付着した無線タグにてゲート間の乱された電波を検出する盗難防止ゲートであって、店舗のファッション性を損うことなく、誤動作しない盗難防止ゲートの提供。 - 特許庁

To provide a burglar preventive gate that detects a radio wave disturbed between the gates by a wireless tag attached to goods to prevent from shoplifing installed at an entrance of a shop, and that dose not harm a fashion of a shop and does not give a pleasant feeling even when issuing alarming sound.例文帳に追加

店舗の入口に設置して万引きを防止する為に、商品に付着した無線タグにてゲート間の乱された電波を検出する盗難防止ゲートであって、店舗のファッション性を損うことなく、また警報を発しても不快感を与えない盗難防止ゲートの提供。 - 特許庁

An output voltage of a differential amplifier 12 is given to gates of two MOS transistors Q12, Q13 of a common mode voltage detection circuit 13 and a voltage at a midpoint of resistors R1, R2 connected to the drains is outputted as a common mode detection voltage.例文帳に追加

コモンモード電圧検出回路１３の２個のＭＯＳトランジスタＱ１２，Ｑ１３のゲートには差動増幅器１２の出力電圧が入力し、ドレインに接続された抵抗Ｒ１，Ｒ２の中点の電圧がコモンモード検出電圧として出力される。 - 特許庁

To provide a burglar preventive gate that detects a radio wave disturbed between the gates by a wireless tag attached to goods to prevent from shoplifing installed at an entrance of a shop, and that dose not harm a fashion of a shop and does not malfunction.例文帳に追加

店舗の入口に設置して万引きを防止する為に、商品に付着した無線タグにてゲート間の乱された電波を検出する盗難防止ゲートであって、店舗のファッション性を損うことなく誤動作しない盗難防止ゲートの提供。 - 特許庁

To provide a high performance, deep submicron double gate type SOIMOS, and its fabricating method, in which impurities are redistributed heavily on a buried gate insulation film interface, double gates are self-aligned and, at the same time, buried gate electrodes are electrically isolated completely from each other.例文帳に追加

埋め込みゲート絶縁膜界面に高濃度に不純物を再分布させ、ダブルゲートの位置合わせを自己整合的に行うと同時に、埋め込みゲート電極を各々電気的に完全に分離した高性能な超微細ダブルゲート型ＳＯＩＭＯＳ及びその製造方法を提供することにある。 - 特許庁

If a negative gate is connected to the upper part of an AND gate or an OR gate in a fault tree, it is successively rewritten with two negative gates at the lower part of the OR gate or the AND gate by a conversion formula between a logical product and a logical sum, and the negative gate positioned at the upper part of the AND gate or the OR gate is removed.例文帳に追加

フォールトツリーにおいてＡＮＤゲート又はＯＲゲートの上方に否定ゲートが接続されていれば、論理積及び論理和間の変換式により、これらをＯＲゲート又はＡＮＤゲートの下方の２つの否定ゲートに順次書き換えて、ＡＮＤゲート又はＯＲゲートの上方に位置する否定ゲートを除去していく。 - 特許庁

Formerly, a flipping/flapping type of train information display board was provided at the ticket gates and one would be able to find, in the station names on the board, slight vestiges concerning former long-distance trains on the Sanin line (because all trains in the direction of Kyoto that stopped at this station were bound for Kyoto, the display was fixed to 'Kyoto' without being flapped), but the board was replaced with an electronic bulletin board in or around February 2008. 例文帳に追加

改札口には、いわゆる反転フラップ式案内表示機があり、その駅名には往年の山陰線長距離列車の名残を垣間見ることもできた（京都方面の行き先の表示は、京都方面の当駅に停車する営業列車が京都行きしかないため、パタパタ式ではなく「京都」に固定されていた）が、2008年2月頃に電光掲示板に代わった。 - Wikipedia日英京都関連文書対訳コーパス

According to "Koya Shunju Hennen Shuroku" (The Springs and Falls of Mt. Koya), the number of Nobunaga's army reached more than 137,220 in total, led by the general commander Nobutaka ODA with the troops of Shigetaka OKADA, Shogoro MATSUYAMA and others along the Kino-kawa River, Junkei TSUTSUI and his son Sadatsugu at Yamato guchi, and blocking Koya nanakuchi (seven gates of Koyasan), starting from Hidemasa HORI's arrival at Negoro on November 18. 例文帳に追加

『高野春秋編年輯録』によると、10月2日に堀秀政が根来に着陣したのを皮切りに、総大将織田信孝以下岡田重孝、松山庄五郎らが紀ノ川筋に布陣、大和口には筒井順慶・定次父子を配し、高野七口を塞いで総勢十三万七千二百二十余人に達したとされる。 - Wikipedia日英京都関連文書対訳コーパス

The method for manufacturing the resin molding comprises the steps of sequentially injecting a molten resin in a mold 16 by providing a time difference at respective cavities 7a, 7b by switching switching gates 8a, 8b provided at a hot runner 7c, injecting and dwelling under optimum molding conditions of the respective moldings, and then simultaneously metering and cooling the respective moldings.例文帳に追加

金型１６への溶融樹脂の射出を、ホットランナー７ｃに設けられた切換ゲート８ａ、８ｂの切換により、各キャビティ７ａ、７ｂごとに時間差を設けて順次段階的に行い、成形品ごとに最適な成形条件で射出・保圧した後、各成形品の計量・冷却を同時に行う。 - 特許庁

The synchronous counter is provided with at least three flip-flop circuits of a chain structure and at least two sets of two-input EXOR gates interposed in the chain structure, and a critical path, where the output of one flip-flop circuit leads to the input of another flip-flip is configured with one stage of the two-input EXOR gate.例文帳に追加

同期式カウンタはチェーン構造を有する少なくとも３個のフリップフロップと、チェーン構造に介在する少なくとも２個の２入力ＥＸＯＲゲートとを備えており、フリップフロップのうちの１つの出力がこれとは別のフリップフロップの入力に至るクリティカルパスが２入力ＥＸＯＲゲートの１段で構成されるようにした。 - 特許庁

There is provided a MOS transistor Tr having plural stripe shaped transistor cells in which drains D and sources S are arranged at both sides of extending gates G, characterized by arranging a back gate BG which includes the plural transistor cells and has plural transistor cell blocks CB to whose both ends the sources S are arranged and extends outside the sources S at both ends of the transistor cell block CB.例文帳に追加

延在するゲートＧの両側にドレインＤ及びソースＳが配置されたストライプ状のトランジスタセルを複数有するＭＯＳトランジスタＴｒであって、 前記トランジスタセルを複数含み、ソースＳが両端に配置されたトランジスタセルブロックＣＢを複数有し、 該トランジスタセルブロックＣＢの両端の前記ソースＳの外側に、延在するバックゲートＢＧが配置されたことを特徴とする。 - 特許庁

This theft prevention device is provided with an alarm unit to be connected to the object of theft prevention and theft prevention gates that are arranged at a plurality of positions and respectively oscillate an alarm operation signal having respective pieces of different information to within a prescribed range, and the alarm unit issues an alarm at the time of receiving prescribed signal information among the different alarm operation signals.例文帳に追加

本発明の盗難防止装置は、盗難防止の対象物と結合される警報ユニットと、複数箇所に設置され各々異なる情報を持つ警報作動信号を所定範囲内に各々発振する盗難防止ゲートとを備え、前記警報ユニットは、前記異なる警報作動信号の内、所定の信号情報を受信した時に警報を発するよう構成されたことを特徴とする。 - 特許庁

In creating a simulation model by converting logic at the gate level into a basic primitive which can be executed by a simulator in a simulation model creating part, gates which can be deleted that do not influence the number of delay steps with respect to the basic primitive are decided and deleted at a degradation processing part 26.例文帳に追加

シミュレーションモデル作成部でゲートレベルの論理をシミュレータで実行可能な基本プリミティブに変換してシミュレーションモデルを作成する際に、縮退処理部２６で基本プリミティブを対象にディレイ段数に影響をあたえることのない削除可能なゲートを判定して削除する。 - 特許庁

Before the dawn of the next day, the court nobles left the court and the armies of five domains, such as Satsuma Domain, Geishu Domain and Owari Domain, who had been on standby, guarded the nine gates of the Imperial Palace to prohibit Nariyuki NIJO and other government officials from entering the Imperial Palace, then the Decree for the Restoration of Imperial Rule was announced at the Emperor's study room inside the Imperial Palace under the presence of the Emperor Meiji. 例文帳に追加

翌9日未明、公卿たちが退廷した後、待機していた薩摩藩・芸州藩・尾張藩など5藩の軍が御所9門を固め、摂政二条斉敬をはじめ要人の御所への立ち入りを禁止した後、明治天皇臨御の下、御所内学問所において王政復古の大号令が発せられた。 - Wikipedia日英京都関連文書対訳コーパス

An on-vehicle device 1 performs communication with the road communication facilities prepared at the entrance and exit gates of an accounting area to carry out the process necessary for accounting operations, receives the map data on the accounting area from the road communication facilities of the entrance gate of the accounting area and also performs the running guidance of vehicles in accordance with the map data and the current position signals received from a GPS receiving circuit 22.例文帳に追加

車載装置１は、課金エリアにおける入口ゲート、出口ゲートの路上通信設備と通信を行って、課金を行うに必要な処理を行うとともに、課金エリアにおける入口ゲートの路上通信設備から課金エリアの地図データを受信し、その地図データとＧＰＳ受信回路２２からの現在位置信号に基づいて走行案内を行うように構成されている。 - 特許庁

Since the constant current transistor consisting of two MOS transistors connected parallelly each other the gate of which have a voltage level supplying the constant current and a voltage level keeping accumulation condition below the gate at the respective gates and the rectangular-wave voltage of mutually reversed phases are applied, respectively, the clock frequency of rectangular-wave voltage becomes higher than the cutoff frequency of the filter circuit.例文帳に追加

定電流トランジスタが、並列に接続された２つのＭＯＳトランジスタからなり、そのゲートに、定電流を供給する電圧レベルとゲート下が蓄積状態となる電圧レベルとを有し、互いに位相が逆転した矩形波電圧がそれぞれ印加され、矩形波電圧のクロック周波数が、フィルタ回路のカットオフ周波数より高い。 - 特許庁

The emitter 83 and the collector 84 of the LDD structures are manufactured by forming poly-si gates 210 and 211 in a lateral pnp transistor forming region 200 at the time of forming a poly-si gate 210 in a MOSFET forming region 100, and implanting ions twice in the region 200 in the same way as in the region 100.例文帳に追加

ＬＤＤ構造のエミッタ８３及びコレクタ８４は、ＭＯＳＦＥＴ形成領域１００にpoly-siゲート２１０を形成するときに、ラテラルＰＮＰトランジスタ形成領域２００にもpoly-siゲート２１０、２１１を形成し、領域２００に対しても領域１００に対してと同様に二回のイオン注入を行なうことによって製造される。 - 特許庁

The sense amplifier driver circuit comprises a plurality of series- connected delay inverters, with at least one of the delay inverters connected to the output in series; and a plurality of NMOS transistors with the gates being connected to the common input, with an overall beta ratio (width to length ratio) of the NMOS transistors being the same as a beta ratio of a pass transistor of a bit cell.例文帳に追加

本発明のセンス増幅器駆動回路は、直列連結される複数個の遅延反転器を具備し、前記遅延反転器のうち少なくとも一つは出力に直列に連結されゲートが入力に共通連結される複数個のＮＭＯＳトランジスタを備えて前記ＮＭＯＳトランジスタの総ベータ比率（全長に対する幅の比率）はビットセルのパストランジスタのベータ比率と等しいことを特徴とする。 - 特許庁

This printed circuit board is comprised of a number of printed circuit board units 100a in at least two rows, and the first mold runner gate 1a of the printed circuit board unit on the first row is connected with the second mold runner gate 1b of the printed circuit board unit on the second row by means of a mold runner 20 between the gates.例文帳に追加

少なくとも２列をなす多数の印刷回路基板ユニット１００ａで構成され、第１列の印刷回路基板ユニットの第１モールドランナーゲート１ａと、前記ユニットに隣接した少なくとも第２列の印刷回路基板ユニットの第２モールドランナーゲート１ｂとをゲート間のモールドランナー２０により連結させる。 - 特許庁

When a gate clogging determination part 203 determines that no clogging occurs at an opening and closing time of an optional measuring hopper gate, a delay time shortening determination part 204 stores the discrimination information of the measuring hopper gate and determines that the delay time set for the supply hopper gate is shortened when the discrimination information about all the measuring hopper gates is stored.例文帳に追加

ゲート噛み込み判定部２０３により任意の計量ホッパゲートの開閉時で噛み込みが発生していないと判定されれば、遅延時間短縮判定部２０４は、当該計量ホッパゲートの識別情報を記憶し、全ての計量ホッパゲートについて識別情報が記憶されれば、供給ホッパゲートについて設定されている遅延時間が短縮可能であると判定する。 - 特許庁

To easily obtain a molded product from an amorphous resin composition being a composition incapable of being put to practical use up to now because of the difficulty of injection molding by improving the injection molding method of the amorphous resin composition to make it possible not only to easily fill a mold cavity with the amorphous resin composition at the time of injection molding but also to reduce the number of gates.例文帳に追加

非晶性樹脂組成物の射出成形方法を改良することによって、射出成形時に非晶性樹脂組成物を金型キャビティへ充填しやすくすること、ゲート点数を削減することを可能とし、その結果、今まで射出成形することが困難であったため実用化できなかった組成である非晶性樹脂組成物による成形品を容易に得ること。 - 特許庁

Further, a ceiling plate 36 is formed on at least any one of the vertical rib 34 or the side wall rib 32 along a longitudinal direction, flowability of the resin is enhanced by using the ceiling plate 36 as a resin passage to avoid the short shot, generating no burr, the number of gates 43 can be also reduced and facility of a metal die can be also simplified.例文帳に追加

更に、長手方向に沿って縦リブ３４か側壁リブ３２の少なくともいずれか一方には、天板３６が形成され、この天板３６を樹脂通路とすることで樹脂の流動性を高めショートショットを回避し、バリ発生もなくし、ゲート４３の個数も低減でき、金型設備も簡素化できる。 - 特許庁

The integration method allows at least two different thicknesses of metals deposited on a semiconductor substrate such that on some of the CMOS transistors thinner silicide metals are formed and used in the formation of gate contacts, whereas on the other CMOS transistors thicker silicide metals are formed and used in the formation of metal silicide gates.例文帳に追加

本発明の集積化方法によれば、半導体基板上に堆積する金属の厚さを少なくとも２種類にすることができるから、一部のＣＭＯＳトランジスタの上に薄いシリサイド金属を形成してゲート・コンタクトを形成する際に使用し、他のＣＭＯＳトランジスタの上に厚いシリサイド金属を形成して金属シリサイド・ゲートを形成する際に使用することも可能になる。 - 特許庁

The game machine comprises a game board 14 having a transmission area and having a game area where a game ball rolls at a position corresponding to the transmission area, game members such as a plurality of passing gates 54a and 54b provided in the game area on the game board 14, and a liquid crystal display device 32 provided behind the game board 14 for displaying performance images.例文帳に追加

透過領域を有し、透過領域に対応する位置に遊技球が転動する遊技領域を有する遊技盤１４と、遊技盤１４における遊技領域に設けられた複数の通過ゲート５４ａ，５４ｂ等の遊技部材と、遊技盤１４の背後に設けられ、演出画像を表示する液晶表示装置３２とを有している。 - 特許庁

To achieve a synchronous rectification driving circuit that prevents a field effect transistor on the rectification side and a field effect transistor on the return side from being turned on at the same by driving their gates with gate withstand voltages and besides, quickening their turn off, by making use of the secondary winding voltage higher in voltage, and can quicken their turn off even if there are gate resistors for prevention of oscillation.例文帳に追加

電圧の高い２次巻線電圧を利用して、整流側電界効果トランジスタ及び還流側電界効果トランジスタは、ゲート耐圧以下でゲートを駆動し、かつターンオフを早くすることで、同時にオンすることを防止し、発振防止のゲート抵抗があっても、ターンオフを早くすることができる同期整流駆動回路を実現する。 - 特許庁

The test control circuit 45 of a test circuit device 47xx outputs 8 pulse signals Φxx0 to Φxx7 during one test period for outputting one test address respectively at different timings, and takes the logical AND of the pulse signals and the decoding signals of decoders 19 (1 to 8) by NOR gates 41 (1 to 8).例文帳に追加

テスト回路装置４７ｘｘのテスト制御回路４５は、テストモード時において、１つのテストアドレスが出力される１テスト期間中に８個のパルス信号φｘｘ０〜φｘｘ７を夫々異なるタイミングで出力し、ＮＯＲゲート４１（１〜８）により、それらのパルス信号とデコーダ１９（１〜８）のデコード信号との論理積をとる。 - 特許庁

The D/A conversion device includes a plurality of D/A conversion circuits 20a to 20c each having N pieces of first transistors as an N-bit current source, and a gate potential generation circuit 10 which generates potential at gates of the N pieces of first transistors to pass binary-weighted currents through the plurality of D/A conversion circuits 20a to 20c.例文帳に追加

Ｎビットの電流源であるＮ個の第１トランジスタをそれぞれ有する複数のＤ／Ａ変換回路２０ａ〜２０ｃと、前記複数のＤ／Ａ変換回路２０ａ〜２０ｃそれぞれにおける前記Ｎ個の第１トランジスタのゲートにバイナリ重み付けされた電流を流すための電位を発生させるゲート電位発生回路１０とを有する。 - 特許庁

A distance between an intersection C 111 of primary drain wiring 107 and secondary drain wiring 108 and an intersection D 117 of a drain electrode 103d facing a gate electrode 102h as the other end to the gate electrode 102a in the electrode gates 102 and primary drain wiring 107 is set at 10 μm or less.例文帳に追加

また第１次ドレイン配線１０７と第２次ドレイン配線１０８との交点Ｃ：１１１と、複数のゲート電極１０２において前述のゲート電極１０２ａに対して他方の端をなすゲート電極１０２ｈと対向するドレイン電極１０３ｄと第１次ドレイン配線１０７との交点Ｄ：１１７の間の距離は１０μｍ以下となるよう配置されている。 - 特許庁

A magnetoresistance element 15A for reference is provided so that element surfaces are at 900 each other to a magnetoresistance element 15B for detection separately from the magnetoresistance element 15B for detection to prevent influence by magnetism to be detected, thus outputting an oscillation signal with a phase according to the magnetoresistance value of each magnetoresistance element from both the CMOS gates 10A and 10B.例文帳に追加

検出用磁気抵抗素子１５Ｂとは別に、検出すべき磁気に影響されないように検出用磁気抵抗素子１５Ｂに対して素子面同士が９０度の角度をなすようにして基準用磁気抵抗素子１５Ａを設けて、両CMOSゲート１０Ａ，１０Ｂから各磁気抵抗素子の磁気抵抗値に応じた位相の発振信号が出力されるように構成した。 - 特許庁

The electrosurgery generating device has a control system formed with the array of logic gates programmed so as to execute mathematical algorithm for controlling at least one parameter of output power, output voltage, and output current of output electrosurgery signals by a closed loop responding to detected values of output voltage and output current.例文帳に追加

電気外科発生装置は、出力電圧および出力電流の検知した値に応答して、閉ループで出力電気外科信号の出力電力、出力電圧または出力電流の少なくとも１つのパラメータを規制するために数学的アルゴリズムを実行するようにプログラムされた論理ゲートのアレイで形成された制御システムを有する。 - 特許庁

The driving voltage generation circuit 94 has a power TFT (thin film transistor) (M2) as a source common amplifier and a power TFT (M3) connected between the power TFT (M2) and a power source (60V) and applies resistance control voltage Vg to gates of power TFTs (M3) of each pixel at selected states via a resistance control line 102.例文帳に追加

駆動電圧発生回路９４は、ソース共通形増幅器としてのパワーＴＦＴ（Ｍ２）と、該パワーＴＦＴ（Ｍ２）と電源（６０Ｖ）との間に接続されたパワーＴＦＴ（Ｍ３）とを有し、選択状態にある各画素のパワーＴＦＴ（Ｍ３）のゲートに対し、抵抗制御線１０２を介して抵抗制御電圧Ｖｇを印加する。 - 特許庁

The slide/list generation processing section includes: a plurality of comparators (313, 314, 315 and 316) for comparing pixel values of four continuous target pixels with past pixel values stored in a slide storing section; and a plurality of AND gates (340, 350, 360 and 370) to which outputs of at least two corresponding comparators are outputted on respective input sides.例文帳に追加

スライド／リスト生成処理部は、連続する４つの注目画素のそれぞれの画素値と、スライド記憶部に記憶された過去の画素値とを比較するための複数の比較器（３１３、３１４、３１５、３１６）と、それぞれの入力側に、少なくとも２つの対応する比較器の出力が供給される複数のANDゲート（３４０、３５０、３６０、３７０）とを有する。 - 特許庁

A ring-shaped magnet is used provided with magnetic poles at places other than welded parts of a bonded magnet molded product injection molded with the use of an injection molding mold equipped with a plurality of gates so as to get a plurality of welding parts made of a resin composition mixed in a binder consisting of magnetic particles, resin, a fire retardant agent, and an additive.例文帳に追加

磁粉と、樹脂、難燃剤、添加剤から成るバインダーに配合した樹脂組成物を材料としてなる複数のウエルド部を持つように複数のゲート口を持つ射出成形用金型を用い射出成形されたボンデッドマグネット成形品のウエルド部以外の場所に磁極を設けたリング状マグネットを使用する。 - 特許庁

At that time, the shogunate ordered an Imperial command by force, to go to the capital of the father and son of the domain of Choshu and to send five nobles to Edo, and sent two councilors to Kyoto with four battalions with guns to realize that revival of three things of Sankin-kotai (daimyo's alternate-year residence in Edo), and they were forced to exchange the security of the Imperial Palace's gates of domain to shogunate army, but Shoshidai (local governor) ordered the bull and Denso (job title referring to one who relays messages of court's people to Emperor) to reject that, instead of that an urgent order sent to the general was urgent. 例文帳に追加

この頃幕府は武力で勅命を出させ、長州藩主父子の出府、五卿の江戸への差し立て、参勤交代の復活の3事を実現させるために、2老中に4大隊と砲を率いて上京させ、強引に諸藩の宮門警備を幕府軍に交替させようとしていたが、それを拒否する勅書と伝奏が所司代に下され、逆に至急将軍を入洛させるようにとの命が下された。 - Wikipedia日英京都関連文書対訳コーパス

The three digital delay devices among the digital delay devices receive three convolutional bits in a stream according to a parallel system for each clock period, the digital delay devices receive provides at least six bits relating to a present bit, each of the digital gates receives a prescribed number of digital bits from the delay devices and outputs a bit symbol indicating bits in the parallel system.例文帳に追加

複数のディジタル遅延デバイスの３つのディジタル遅延デバイスは、各クロック期間においてパラレル方式でストリームにおける３つの畳込みビットを受取り、複数のディジタル遅延デバイスは現ビットに関係する少なくとも６つのビットを与え、複数のディジタル・ゲートの各々は一定の数のディジタル・ビットを前記遅延デバイスから受取り、パラレル方式においてビットを表示するビット・シンボルを出力する。 - 特許庁

To dipense with surplus post-processing and to make the visual design effect of a resin part excellent in a mold apparatus equipped with a plurality of molds forming a cavity including a cavity main part of which one end is connected to a molten resin injecting gates and a gas filling nozzle enabling the filling of at least the cavity main part with gas and molding a resin part having a cavity part due to the filling with gas.例文帳に追加

溶融樹脂の射出ゲートに一端を連ならせたキャビティ主部を含むキャビティを形成する複数の金型と、少なくとも前記キャビティ主部内にガスを充填することを可能としたガス充填ノズルとを備え、ガスの充填による空洞部を有する樹脂製部品を成形する樹脂製部品の金型成形装置において、余分な後処理を不要とするとともに樹脂製部品の外観意匠性を優れたものとする。 - 特許庁