「test terminal」に関連した英語例文の一覧と使い方(24ページ目) - Weblio英語例文検索

A test signal generating circuit 7 is provided to an input side of a differential driver adopting a low voltage differential signal transmission system, the current detection circuit 2 is connected in series with a differential drive output terminal transmission line 3, and the transmission line 3 adopts a removable flexible printed circuit or a twisted pair cable.例文帳に追加

低電圧差動信号伝送方式の差動ドライバ１の入力側にテスト信号生成回路７を有し、差動ドライバ出力端伝送線路３には直列に電流検出回路２を有し、伝送線路３は着脱可能な可撓性プリント回路あるいはツイストペア型ケーブルの伝送線路である。 - 特許庁

To provide a low-cost and a down-sized switching device for a power circuit surge test wherein to work connecting/disconnecting intermittently with an earth terminal and an absorber is easy, and wherein to connect safely between terminals with connecting parts which are easy to substitute without using a special tool.例文帳に追加

サージテストの準備として、接地端子とアブソーバとを断続する作業が容易であり、特殊な工具を用いることなく代用容易な接続部品で端子間を接続し、安全に端子間を接続し、しかも安価で小型である電源回路のサージテスト用切り換え装置を提供することを目的とする。 - 特許庁

A parameter monitoring part 6 compares a change parameter value with a set parameter value of the input terminal of the change target and outputs a stop detection signal informing the test program control part 4 about detection of the break point when coincidence of the set parameter value set as the break point with the change parameter value is detected.例文帳に追加

パラメータ監視部6は、変更パラメータ数値と、変更対象の入力端子の設定パラメータ数値とを比較し、ブレークポイントとして設定された設定パラメータ数値が変更パラメータ数値とが一致したことを検出した場合、試験プログラム制御部4に対して、ブレークポイントの検出を通知する停止検出信号を出力する。 - 特許庁

To solve a problem that, in a four terminal measuring device implementing connection check by loading check current to wiring connecting between a measuring device and a test object, since it is required to cutoff a current source so that the measured current does not flow during the connection checking period or to reduce measured current value, constituent becomes complicated.例文帳に追加

計測装置と被測定物間を接続している配線にチェック電流を流して接続チェックを行う４端子計測装置において、接続チェックを行う間は測定電流が流れないように電流源を切り離すか、測定電流値を小さくしなければならず、構成が複雑になるという課題を解決する。 - 特許庁

The two-component sealing material composition is composed of a base material component (A) containing a urethane prepolymer having an isocyanate group at the terminal end and a hardening agent component (B) containing polycarbonate polyol and has ≥0.3 Nmm^2 50% tensile strength after aged according to JIS A 1439 5.20 "Tensile adhesion test" (2004).例文帳に追加

（Ａ）末端イソシアネート基含有ウレタンプレポリマーを含んでなる基剤成分と、（Ｂ）ポリカーボネートポリオールを含んでなる硬化剤成分とからなり、ＪＩＳ Ａ １４３９ ５．２０「引張接着性試験」（２００４）による養生後の５０％引張り強度が０．３Ｎｍｍ^２以上である、２成分形シーリング材組成物。 - 特許庁

Since a DSP part 2 has an input scheduler 8 outputting an operation signal to a halt terminal HALT controlling the operation stop/ resumption of a DSP core 4 when a prescribed time passes after the operation of the DSP core 4 stops during a holding test, the operation of the DSP core 4, which is once stopped, can be resumed.例文帳に追加

ＤＳＰ部２は、ホールドテスト中にＤＳＰコア４の動作が停止した後、一定時間が経過したらＤＳＰコア４の動作停止／再開を制御するホルト端子HALTに動作信号を出力する入力スケジューラ８を有しているので、一旦停止したＤＳＰコア４の動作を再開させることができる。 - 特許庁

The second switch 12 is provided between the first switch 11 and a high-frequency signal generation device 21 used at a test time, and performs selectively connection between the high-frequency signal generation device 21 and the first switch 11 or connection between the high-frequency signal generation device 21 and an open terminal by control from the outside.例文帳に追加

第２スイッチ１２は、第１スイッチ１１とテスト時に使用される高周波信号発生装置２１との間に設け、高周波信号発生装置２１と第１スイッチ１１との接続、または高周波信号発生装置２１と開放端子との接続を、外部からの制御によって選択的に行うようになっている。 - 特許庁

When a large panel structure 150 is formed by sticking the large substrates 110 and 120, a second large substrate 120 is biased with respect to the first large substrate 110 so that the test terminal 111 is exposed on a probing area 121 formed on one end face of the second large substrate 120.例文帳に追加

そして、両大型基板１１０，１２０を貼り合わせて大型パネル構造体１５０を形成するに際しては、第１の大型基板１１０に対して第２の大型基板１２０を偏倚させ、第２の大型基板１２０の一端面に形成したプロービング領域１２１からテスト端子１１１を露呈させる。 - 特許庁

The AND or OR circuit 24 or 25 generates one signal which can detect abnormality even when the abnormality exists in only one output buffer 21 from the compared results and inputs the signal to a circuit 50 for comparing expected value of LSI tester on a tester side from a test result outputting terminal 13 to judge the normal/ abnormal state of the DC tests.例文帳に追加

ＡＮＤ回路又はＯＲ回路は前記比較結果から前記出力バッファ中１個でも異常があるとこれを検出し得るひとつの信号を作成し、これをテスト結果出力端子からテスタ側のＬＳＩテスタ期待値比較回路に入力して、ＤＣテストの正常異常を判定させる。 - 特許庁

The switch circuit 14 connects the other end of the resistor 11 to the other end of the bypass capacitor 2 when a second control signal, which is supplied from the test circuit 3, is at a high level and connects the other end of the resistor 11 to the high-potential side terminal of the voltage source circuit 12 when the second control signal is at a low level.例文帳に追加

スイッチ回路１４は、テスト回路３から供給される第２制御信号がハイレベルの場合、抵抗１１の他端とバイパス・コンデンサ２の他端との間を接続し、第２制御信号がローレベルの場合、抵抗１１の他端と電圧源回路１２の高電位側の端子との間を接続する。 - 特許庁

In the intercom 1 connected with a housing information panel provided in a dwelling unit and having a call button 31, a storage part 2 is provided inside the call button 31, the call button 31 is formed to be openable/closable and the terminal 66 for the test which tests the fire sensor installed in the dwelling unit is provided in the storage part 3.例文帳に追加

住戸内に設けられた住宅情報盤と接続され、呼出しボタン３１を有するドアホン１において、呼出しボタン３１の内側に収納部２を設けると共に、呼出しボンタ３１を開閉可能に形成し、収納部３内に住戸内に設置された火災感知器を試験する試験用端子６６を設けた。 - 特許庁

When the learner makes an access to start learning of a new unit, the learning history database is referred to and review test problems including problems related to questions from the student on the unit previously learned are transmitted to a learner terminal 10.例文帳に追加

学習者から新単元の学習を始めるためのアクセスがあると、学習履歴データベースを参照して、前回学習した単元に関する質疑テスト問題を含む復習テスト問題を学習者端末１０へ送信し、学習者の解答により合格なら新単元の教材を学習者端末へ送信する。 - 特許庁

When the brake operation is not operated, the first comparator circuit CP1 compares and decides the voltage of the second terminal T2 with the first reference voltage to output the logic circuit, while the second comparator circuit CP2 compares and decides a voltage generated by a test voltage generator P with the second reference voltage to output the logic circuit.例文帳に追加

ブレーキ操作が行われないときは、第一の比較回路ＣＰ１が第二の端子Ｔ２の電圧と第一の基準電圧とを比較判定するとともに、第二の比較回路が試験電圧発生器Ｐから発生した電圧と第二の基準電圧とを比較判定し論理回路に出力する。 - 特許庁

The switch groups SD0a-SD7a connect whole data lines DQ0-DQ63 to the outside of a memory module MMa at the time of a memory operation, and connect them to the input terminal of an exclusive NOR circuit EXa after common one bit data are written into each memory devices MD0-MD7 at the time of a test operation.例文帳に追加

スイッチ群ＳＤ０ａ〜ＳＤ７ａはデータ線ＤＱ０〜ＤＱ６３の全てを、メモリ動作時にはメモリモジュールＭＭａの外部に接続し、検査動作時には各メモリデバイスＭＤ０〜ＭＤ７に共通の１ビットデータが書き込まれた後にエクスクルーシブＮＯＲ回路ＥＸａの入力端に接続する。 - 特許庁

A resin layer of 200 μm or less, an inner layer circuit board having an inner layer circuit pattern for evaluating the insulation and a fluorescent layer are laminated one on top of the other, in the order, and a part of the resin layer is removed to expose terminal parts of the circuit pattern, thereby forming a test piece for testing and evaluating the insulation reliability and its manufacturing method.例文帳に追加

２００μm以下の樹脂層、絶縁性評価用の内層回路パターンを形成した内層回路板及び蛍光性層を、順に積層させ、そして該樹脂層の一部を除去して、該内層回路パターンの端子部分を露出させた、絶縁性信頼評価試験用の試験片及びその作成方法である。 - 特許庁

This system is provided with a test means which outputs to an examinee's terminal a plurality of first images (such as small, not ascertained, indistinct or abstract images) A-D, performs selection of the first images based on the operation of the examinee, and can output a second image (such as a large, ascertained, distinct, concrete image) related to the selected first image.例文帳に追加

被験者の端末に複数の第１画像（小さい・判然としない・不鮮明・抽象的画像など）Ａ〜Ｄを出力し、被験者の操作に基づいて第１画像の選択を受け、その選択された第１画像に関連づけられた第２画像（大きい・判然とした・鮮明・具体的画像など）を出力可能なテスト手段を備える。 - 特許庁

A plurality of first terminals 20a having functions related to display driving, are arranged in a first region 22 at a long side neighboring position of the display driving circuit 20A along the long side direction, and a plurality of second terminals 20b having no function related to display driving such as a test terminal, are arranged at a short side neighboring position other than the the first region.例文帳に追加

表示駆動に関係する機能を有する複数の第１端子２０ａが表示駆動回路２０Ａの長辺近傍位置で長辺方向に沿って第１領域２２に配置され、テスト端子などのように表示駆動に関係する機能を有さない複数の第２端子２０ｂをそれ以外の短辺近傍位置に配置する。 - 特許庁

To provide a frame relay exchange capable of confirming the continuity of a PVC connection path without connecting a terminal provided with a continuity confirmation function and confirming the continuity at a call processing level without narrowing the range of usable DLCI even in the case that the frame relay exchange not provided with a function for recognizing a test frame coexists inside a frame relay network.例文帳に追加

試験フレームを認識する機能を持たないフレームリレー交換機がフレームリレーネットワーク内に混在した場合でも、導通性確認機能を持つ端末を接続することなくＰＶＣ接続パスの導通性確認を行い、使用可能なＤＬＣＩの範囲を狭めることなく呼処理レベルでの導通性確認を行えるフレームリレー交換機を提供する。 - 特許庁

In this information processor, detection and test of HW resources are performed by FW incorporated within the processor after powered up, and when a keyboard or the like and a maintenance console device are not detected, it is determined that management operation is performed in a remote place, and startup from a detachable storage medium and a storage medium connectable by an external terminal is inhibited.例文帳に追加

情報処理装置において、電源投入後装置内部に組み込まれたＦＷにより、ＨＷ資源の検出及び試験が行われ、キーボード等及び保守用コンソールデバイスが検出されない場合には、遠隔地における管理運用と判断し、脱着可能な記憶媒体及び外部端子により接続可能な記憶媒体からの起動を抑止する。 - 特許庁

In a test-data output part 5, header data from a header-data generating part and data from any from among a counter 51, a fixed-data generating part 6 and an external input terminal 7 are input, and they are output as evaluation data DATA in accordance with the timing signal EN, so as to be supplied to the LSI 10 via a TS interface 9.例文帳に追加

試験用データ出力部５では、ヘッダデータ発生部８からのヘッダデータと、カウンタ５１、固定データ発生部６、外部入力端子７のいずれかからのデータが入力されて、タイミング信号ＥＮに従って評価用データＤＡＴＡとして出力され、ＴＳインタフェース９を介して１３９４ＬＳＩ１０に供給される。 - 特許庁

This device is provided with a fuse 13 to stop the normal operation of an internal circuit by re-connecting to a connection path of a terminal 11 for test and an internal circuit and a dummy fuse 16 which is provided near the fuse 13, has the same shape as the fuse 13, and by which normal operation of the internal circuit cannot be performed by re-connecting.例文帳に追加

検査用端子１１と内部回路との接続経路上に、再接続することにより内部回路の正常動作が不可能になるヒューズ１３と、ヒューズ１３の近傍に設けられ、ヒューズ１３と同形状で、且つ再接続することにより内部回路の正常動作が不可能になるダミーヒューズ１６とが設けられている。 - 特許庁

The scan separation circuit 10 is provided with a selector 11 for selecting anyone out of the two signal lines, in addition to a selector 12 for constituting a scan path and an FF 13 therefor, and a switch controlling data latched by the each FF 13 from a test input terminal 2 via the scan path is used as an input selection signal SL of the selector 11.例文帳に追加

スキャン分離回路１０には、スキャンパスを構成するためのセレクタ１２とＦＦ１３に加えて、２本の信号線の内のいずれか一方を選択するセレクタ１１が設けられ、このセレクタ１１の入力選択信号ＳＬとして、テスト入力端子２からスキャンパスを介してＦＦ１３にラッチされた切替制御用のデータを用いる。 - 特許庁

The failure diagnosis device, based on circuit information on LSI, establishes test output compression circuits 36a and 36b compressing output signal from scan flip-flops 34a to 36a and 34b to 36b of each stage and virtual pins PT1 and PT0 connected to the output terminal of the compression circuits 36a and 36b concerned for every stage of each scan chain.例文帳に追加

故障診断装置は、ＬＳＩの回路情報に基づいて、各スキャンチェーンの段毎に、各段のスキャンフリップフロップ３４ａ〜３６ａ，３４ｂ〜３６ｂの出力信号を圧縮するテスト出力圧縮回路３６ａ，３６ｂと、該圧縮回路３６ａ，３６ｂの出力端子に接続された仮想ピンＰＴ１，ＰＴ０と、を設定する。 - 特許庁

A coexistent semiconductor memory in which a memory circuit 1 and a logic circuit 2 are incorporated and having a common terminal 10 for inputting/outputting data and inputting an address in the memory circuit 1, is provided with a test control circuit 9 inputting address data inputted to an input pin 13 for the logic circuit 2 to an address storing register 6 of the memory circuit 1.例文帳に追加

メモリ回路１とロジック回路２を混載し、メモリ回路１にデータ入出力とアドレス入力のための共通端子１０を有する混載型半導体メモリにおいて、ロジック回路２への入力ピン１３に入力されたアドレスデータをメモリ回路１のアドレス格納レジスタ６に入力するテストコントロール回路９を備えた構成とした。 - 特許庁

To enable a receiver side to have suitable phase relation between data and a clock and to read data at a stable part thereof only by using a protocol which eliminates the need to supply a signal for commanding phase adjustment between the data and clock from a TEST terminal to a transmitter and a receiver and making the transmitter side output the same signal for the data and clock.例文帳に追加

データとクロックとの位相調整を指令する信号をＴＥＳＴ端子から送信器および受信器に供給する必要がなく、送信器側でデータとクロックで同じ信号を出力させるプロトコルを使用するだけで、受信器側で、データとクロックの位相関係を最適にすることができ、データをその安定した部分で読み取ることが可能とする。 - 特許庁

Then the circuit board 70 has a plane part 73a which is disposed opposite to the battery lid 25 as the cover member across the battery 90 and constitutes the whole or part of the bottom surface of the battery storage part 92, and a mounting terminal to which a test connector 820 is mounted is formed at the plane part 73a.例文帳に追加

そして、回路基板７０は、バッテリ９０を挟んでカバー部材としてのバッテリリッド２５と対向するように配置されると共に、バッテリ収容部９２の底面における全部又は一部を構成する平面部７３ａを有し、平面部７３ａには、試験用コネクタ８２０が実装される実装用端子が形成されていることを特徴とする。 - 特許庁

In addition, the semiconductor integrated circuit used for the scan testing method has a separation means to isolate each of the plurality of blocks to be tested from other blocks during the scan test, and an input terminal to input the scan clock with deviated phase for each block to be tested.例文帳に追加

更に、このスキャンテスト方法に用いられる半導体集積回路であって、スキャンテスト時に複数の複数のテスト対象ブロックが各々排他的に他のブロックとアイソレーションする分離手段と、上記テスト対象ブロック毎に位相をずらしたスキャンクロックを入力する入力端子とを有することを特徴とする半導体集積回路を提示する。 - 特許庁

When the test signal 38 is input in the DQM switch circuit 27, a mask/disable signal (MASK0 or MASK1) input to any one of two mask/ disable terminal (DQML, DQMU) is output to a write amplifier/sense buffer 15 as the mask/disable signal input from both terminals of DQML and DQMU.例文帳に追加

ＤＱＭ切り替え回路２７において、そのテスト信号３８が入力されると、２つのマスク／ディセーブル端子（ＤＱＭＬ、ＤＱＭＵ）のいずれか１つに入力されるマスク／ディセーブル信号（ＭＡＳＫ０またはＭＡＳＫ１）を、ＤＱＭＬおよびＤＱＭＵの両端子から入力されたマスク／ディセーブル信号としてライトアンプ／センスバッファ１５に出力する。 - 特許庁

A relay 5 is provided between the external circuit 3 and the semiconductor integrated circuit 1, and the connection destination of first wiring 6 is switched to third wiring 8 for connecting the semiconductor integrated circuit 1 and an LSI tester 4 when executing a system test, thus judging whether the connected state between the external connection terminal of the semiconductor integrated circuit 1 and the first wiring 6 is appropriate or not.例文帳に追加

外部回路３と半導体集積回路１との間にリレー５を設け、システムテストを実施する際に、第１の配線６の接続先を第３の配線８に切り換えて半導体集積回路１とＬＳＩテスタ４を接続することで、半導体集積回路１の外部接続端子と第１の配線６間の接続状態の良否を判定する。 - 特許庁

A device for evaluating the transmission path environment having a function for configuring a power line communication network comprises an operation terminal having a graphical user interface function for controlling a communication apparatus, and displays communication functions such as an SN ratio, throughput and a success rate of communication as the results of communication test performed in the installation environment in order to construct the power line communication network.例文帳に追加

電力線通信ネットワーク構成機能を備えた伝送路環境評価装置と、通信装置を制御する為にグラフィカルユーザインタフェース機能を備えた操作端末を備え、電力線通信ネットワークを構築するために、設置環境にて通信試験を行った結果としてSN比、スループット、通信成功率などの通信性能を表示する。 - 特許庁

A contact member 40 is interposed between the external terminal 35 projecting from a package 34 and a contact pad 36 of a semiconductor test circuit, and electrically connects corresponding parts of them, and the contact member 40 has a contact body 39 formed by housing a contact body 39b made of a gelled conductive material in a conductive container 39a.例文帳に追加

パッケージ３４から突出する外部端子３５と半導体テスト回路のコンタクトパッド３６との間に介在させて両者の対応するもの同士を導通させるコンタクト部材４０を有すると共に、コンタクト部材４０が、ゲル状導電材料でなる接触材３９ｂを導電性容器３９ａ内に収納して形成された接触体３９を有している。 - 特許庁

The testing device includes a test signal supply circuit 20, a comparison circuit 30 for comparing an output signal output from the output terminal with a reference voltage, a reference voltage setting part 40 for setting the reference voltage at a voltage of a high level side or a low level side, and a load voltage supply circuit 50 for supplying a load voltage to the output signal when the control signal is applied.例文帳に追加

試験装置は、テスト信号供給回路２０と、出力端子から出力された出力信号と基準電圧とを比較する比較回路３０と、基準電圧をハイレベル側またはローレベル側の電圧に設定する基準電圧設定部４０と、制御信号が印加されたとき、出力信号に負荷電圧を供給する負荷電圧供給回路５０とを有する。 - 特許庁

The second and third testing circuits may have respectively a plurality of testing elements provided electrically in parallel, a selection part for controlling each testing element in the on-state successively at the test time of the electronic device, and a discrimination information output part for outputting each terminal voltage of the testing element controlled in the on-state successively by the selection part as discrimination information of the electronic device.例文帳に追加

第２および第３のテスト用回路は、電気的に並列に設けられた複数のテスト用素子と、電子デバイスの試験時において、それぞれのテスト用素子を順次オン状態に制御する選択部と、選択部が順次オン状態に制御したテスト用素子のそれぞれの端子電圧を、電子デバイスの識別情報として出力する識別情報出力部とを有してよい。 - 特許庁

In the insulation test method and apparatus for the solar battery module, part of or all the solar battery module is covered with a hydrophilic element that soaks an electrically conductive solution, and a voltage is applied between the solar battery module covered with the hydrophilic element and the output terminal of the solar battery module so that insulation performance of the solar battery module can be detected.例文帳に追加

太陽電池モジュールの絶縁試験方法または装置において、電気伝導性を有する液体を吸水した吸水性の素材で太陽電池モジュールの一部または全部を覆い、該素材で覆われた太陽電池モジュールと該太陽電池モジュールの出力端子との間に電圧を印加し、該太陽電池モジュールの絶縁性能を検出するように構成する。 - 特許庁

In the semiconductor memory device having a control circuit C2 controlling an output of an on-chip compare signal OCC indicating pass/fail of data read from a memory array based on a scan signal SCAN and provided with a logic part, the prescribed terminal PAD out of a plurality of terminals for power source potentials provided in the semiconductor memory device is used for burn-in test.例文帳に追加

バーンイン試験の際に、スキャン信号ＳＣＡＮに基づいて、メモリアレイから読み出したデータのパス／フェールを表すオンチップコンペア信号ＯＣＣの出力を制御する制御回路Ｃ２を有するロジック部を備えた半導体記憶装置において、半導体記憶装置に設けられた複数ある電源電位用端子のうち所定の端子ＰＡＤをバーンイン試験用として使用する。 - 特許庁

A memory control part 9 calculates the next reading timing for the memory 8 on the basis of a rate value of output traffic detected by a traffic monitoring part 10, a load rate set value and the current memory 8 reading timing in response to a load rate and a load test start command issued from a terminal 1 for a maintenance person operation and reads the current traffic frame stored in the memory 8.例文帳に追加

保守者操作用端末１より発行された負荷レート及び負荷試験開始コマンドに応じて、メモリ制御部９は、トラフィック監視部１０で検出される出力トラフィックのレート値と負荷レート設定値と現在のメモリ８の読み出しタイミングとを基に、メモリ８の次の読み出しタイミングを算出し、メモリ８に蓄えられている現存トラフィックのフレームを読み出す。 - 特許庁

A command decoder 2 synchronizes with an external clock signal CLK when the test mode is set in the semiconductor memory, and sequentially generates an internal control signal that is similar to that when a plurality of commands are inputted in a normal mode at predetermined timing in response to a prescribed external control signal (command) inputted from a control input terminal (/RAS, /CAS, /WE, and /CS).例文帳に追加

コマンドデコーダ２は、半導体記憶装置にテストモードが設定されると、外部クロック信号ＣＬＫに同期して、制御入力端子（／ＲＡＳ、／ＣＡＳ、／ＷＥ、及び、／ＣＳ）から入力される所定の外部制御信号（コマンド）に応答して、通常モード動作時に複数のコマンドが入力されたときと同様な内部制御信号を、所定のタイミングで順次に生成する。 - 特許庁

Like this, the signals indicating the game machine statuses are output from the respective output terminals of the first and second connectors 16 and 17 on the main control board C together with the signals indicating the game statuses in parallel with the game progress of a Pachinko machine P, so a test for efficiently analyzing the statuses of the Pachinko machine P can be carried out by connecting the tester 19 or the like with the output terminal.例文帳に追加

このように、パチンコ機Ｐの遊技の進行と並行して、主制御基板Ｃの第１及び第２コネクタ１６，１７の各出力端子から遊技の状態を示す信号と共に遊技機の状態を示す信号が出力されるので、その出力端子に試験機１９などを接続することにより、パチンコ機Ｐの状態を分析するための試験を効率よく行うことができる。 - 特許庁

The manufacturing method of the semiconductor device comprises a step of forming, on the substrate 100 on which the circuit is formed, the electrode pad 200 having a protrusion part 201 connected to the circuit and protruded from the protection insulation film 300, a step of performing an operation test by contacting a probe terminal 500 with the electrode pad 200, and a step of polishing at least a surface of the protrusion part 201.例文帳に追加

また、このような半導体装置の製造方法は、回路が形成された基板１００上に、この回路に接続し、かつ、保護絶縁膜３００から突出した突出部２０１を有する電極パッド２００を形成する工程と、プローブ端子５００を電極パッド２００に接触させることにより、回路の動作テストを行う工程と、突出部２０１の少なくとも表面を研磨する工程と、有する。 - 特許庁

This semiconductor memory device is provided with a first non-volatile memory 14 having a first external interface and capable of recording one bit data in one memory cell; a second non-volatile memory 12 having a test terminal interface and capable of recording a plurality of data in one memory cell; and a control means 13 having a second external interface and for controlling a physical status inside the second non-volatile memory.例文帳に追加

半導体記憶装置は、第１外部インターフェイスを有し１つのメモリセルに１ビットのデータを記録することが可能な第１不揮発性メモリ１４と、テスト端子インターフェイスを有し１つのメモリセルに複数のデータを記録することが可能な第２不揮発性メモリ１２と、第２外部インターフェイスを有し前記第２不揮発性メモリ内部の物理状態を制御するように構成された制御手段１３とを具備する。 - 特許庁

Because the values of A and B in a multiplexer 13 are in a reversal state, a fault is detect by a special test bench by outputting whether the value is from a clocked buffer of the multiplexer 13 or a clocked buffer to an arbitrary terminal of a LSI chip, therefore a fault of the clocked buffer set in the multiplexer 13 can be detected at the time of inspecting before the shipment.例文帳に追加

マルチプレクサ１３のＡおよびＢの値が反転状態であることから、マルチプレクサ１３のクロックドバッファ１３ａを介した値なのか、あるいは、クロックドバッファ１３ｂを介した値なのかをＬＳＩチップの任意の端子に出力することにより、専用のテストベンチにて故障を発見するため、マルチプレクサ１３に配置されたクロックドバッファ１３ａの故障を出荷検査時に発見することが可能となる。 - 特許庁

To provide a semiconductor device and a manufacturing method thereof for suppressing a drop in yield in manufacture to overcome the problem that the yield in manufacture may drop in manufacturing a semiconductor device by performing wafer burn-in while covering with an insulating resin an electrode terminal of a semiconductor integrated circuit element determined to be defect by performing an electric characteristic test on the semiconductor integrated circuit element of a semiconductor wafer.例文帳に追加

半導体ウェハの半導体集積回路素子に対し電気特性の試験を行い、その試験で不良であると判断された半導体集積回路素子の電極端子を絶縁性樹脂で覆ったのちにウェハバーンインを行い、半導体装置を製造すると、製造歩留まりが低下する場合があり、製造歩留低下を抑制するための半導体装置及び製造方法を提供する。 - 特許庁