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BITを含む例文一覧と使い方

該当件数 : 22195



例文

The method for encoding digital data includes a stage for generating band expansion information by outputting band-limited data by performing band expansion encoding of digital data, a stage for encoding the band-limited data into a hierarchical structure having a base layer and at least one higher layer so that a bit rate can be adjusted, and a stage for multiplexing the encoded band-limited data and band expansion information.例文帳に追加

デジタルデータを帯域拡張符号化して帯域制限データを出力して帯域拡張情報を生成する段階と、前記帯域制限データを、ビット率を調節可能に基底階層と少なくとも1つの上位階層とを有する階層構造に符号化する段階と、符号化された帯域制限データと前記帯域拡張情報とを多重化する段階とを含むことを特徴とするデジタルデータを符号化する方法である。 - 特許庁

This device is provided with plural word lines, plural bit lines, plural cells, a memory cell array consisting of plural cell blocks provided with plural cell power lines supplying power source voltage to the cells, plural row decoders, and plural cell power relieving circuit cutting off selectively only connection of a cell power line supplying power source line to the defective cell and a power source when a defective cell in which standby current failure occurs exists.例文帳に追加

複数個のワードラインと、複数個のビットラインと、複数個のセルと、前記セルに電源電圧を供給する複数個のセルパワーラインを具備した複数個のセルブロックとからなるメモリセルアレイと、複数個のローデコーダー回路と、スタンバイ電流不良が発生した不良セルが存在する場合、前記不良セルに電源電圧を供給するセルパワーラインと電源との間のみを選択的に遮断する複数個のセルパワー救済回路とを備える。 - 特許庁

A clock gating control circuit 40 imparts a synchronization clock CLK2a to the synchronization register 20 only when discordance between input data and output data of the synchronization register 20 occurs, and a clock gating control circuit 50 imparts a synchronization clock CLK2b to the synchronization register 30 only when discordance between input data and output data of the synchronization register 30 occurs and when a bit width designation signal BT8 is in an L level.例文帳に追加

クロックゲーティング制御回路40は、同期化レジスタ20の入力データおよび出力データの不一致が発生したときのみ同期化クロックCLK2aを同期化レジスタ20に与え、クロックゲーティング制御回路50は、ビット幅指定信号BT8がLレベルであり、同期化レジスタ30の入力データおよび出力データの不一致が発生したときのみ同期化クロックCLK2bを同期化レジスタ30に与える。 - 特許庁

To effectively suppress the DC component of an output cord word string by permitting DSV control without applying a redundant bit to the output cord word string, to demodulate by the same demodulator, and to prevent the illegal copy or the like of a disk without causing the deterioration of main information even when copy protection information is embedded in a signal because of difficulty of knowing auxiliary information only with information on a demodulated word.例文帳に追加

本発明は、出力符号語列に冗長ビットを加えることなくDSV制御が可能となり、出力符号語列のDC成分の効果的に抑圧し、同一の復調器によって復調が可能であり、復調語の情報だけでは補助情報を知り得ることは困難で、そのためコピープロテクト情報をたとえ信号に埋め込んだとしても主情報の劣化は生じさせることなくディスクの不正コピー等が防止可能である。 - 特許庁

例文

To enable to eliminate products having lower reliability out of initial good products by testing margin for a reference potential of a bit line in the case that storage data is read out from a memory cell in a ferroelectric memory, improving reliability of products shipped, and to perform efficiently analysis of defect by making easy to discriminate whether defect of an initial defective product is caused by margin defect or by defect of a manufacturing process.例文帳に追加

強誘電体メモリに関し、メモリセルからビット線に記憶データが読み出された場合におけるビット線の電位の基準電位に対するマージンを試験し、初期良品からの信頼性の低い製品の除去を可能とし、出荷する製品の信頼性の向上を図ると共に、初期不良品については、その不良がマージン不良を原因とするものなのか、あるいは、製造プロセスの欠陥によるものなのかの識別を容易にし、不良解析の効率化を図る。 - 特許庁


例文

This servo frame recorder is provided with: a sector information rearrangement part 21 for rearranging the bit string of the sector information indicated as a binary value; a first composition part 23 for generating composite data by combining the sector information rearranged by the sector information rearrangement part 21 and track information by exclusive OR; and a write part 51 for writing the composite data generated by the first composition part 23 to a servo frame.例文帳に追加

バイナリ値として表わされたセクター情報のビット列の並び替えを行なうセクター情報並び替え部21と、このセクター情報並び替え部21によって並び替えられたセクター情報と、トラック情報とを排他的論理和で合成することによって合成データを生成する第1合成部23と、この第1合成部23によって生成された合成データをサーボフレームに書き込む書込部51とをそなえるように構成する。 - 特許庁

This semiconductor memory device is provided with a first non-volatile memory 14 having a first external interface and capable of recording one bit data in one memory cell; a second non-volatile memory 12 having a test terminal interface and capable of recording a plurality of data in one memory cell; and a control means 13 having a second external interface and for controlling a physical status inside the second non-volatile memory.例文帳に追加

半導体記憶装置は、第1外部インターフェイスを有し1つのメモリセルに1ビットのデータを記録することが可能な第1不揮発性メモリ14と、テスト端子インターフェイスを有し1つのメモリセルに複数のデータを記録することが可能な第2不揮発性メモリ12と、第2外部インターフェイスを有し前記第2不揮発性メモリ内部の物理状態を制御するように構成された制御手段13とを具備する。 - 特許庁

A speed conversion section 116 acquires 2nd time information for synchronization management of a moving picture and sound on the basis of a speech conversion request from an external (user) device, newly sets the 2nd time information into 1st time information included in object data separated from a coded bit stream and informs a decoding means 107 of sound object data about a reproduction speed magnification denoted by an external speed conversion request.例文帳に追加

速度変換部116は、外部(ユーザ)からの速度変換要求に基づき動画像及び音声の同期管理のための第2の時間情報を取得し、その第2の時間情報を、符号化ビットストリームから分離したオブジェクトデータに含まれる第1の時間情報へ新たに設定し、音声のオブジェクトデータの復号手段107に対して、上記外部からの速度変換要求により示される再生速度倍率を通知する。 - 特許庁

This method comprises steps of: setting a first HS-PDSCH code according to a variable "HS-PDSCH Code Index" of an "HS-SCCH less information element before a user equipment activates an HS-SCCH less operation mode; and setting a second HS-PDSCH code according to a Boolean variable of the HS-SCCH reduction information element, wherein the Boolean variable is indicated by one bit.例文帳に追加

方法は、UEでHS−SCCH削減動作(HS−SCCH less operation)モードを起動する前に、HS−SCCH削減情報要素のうちHS−PDSCH Code Index変数に基づいて第一HS−PDSCHチャネルコードを設定する段階と、HS−SCCH削減情報要素のうち、1ビットで表示されるブール変数に基づいて第二HS−PDSCHチャネルコードを設定する段階とを含む。 - 特許庁

例文

The hierarchical decoder is provided with two high efficiency decoders 101, 102 that receive two compressed bit streams and decode them for each layer and with a resolution converter 103 that has a filter to regulate the resolution between layers of video image signals decoded for each layer and that the filter characteristic of the filter is selected to emphasize a prescribed frequency band of the video image signals decoded by each layer.例文帳に追加

2個の圧縮ビットストリームを入力し、各階層ごとに復号化する2個の高能率復号化器101,102と、各階層ごとに復号化された映像信号の、各階層間における解像度を調節するためのフィルタを有する解像度変換器103とを備え、フィルタのフィルタ特性が、各階層ごとに復号化された映像信号の所定の周波数帯域を強調するように設定されていることを特徴とする階層型復号化装置。 - 特許庁

例文

A method of generating a prediction video includes: decoding a bit stream to restore information indicating one prediction mode for blocks of a plurality of color components constituting one sequence; and generating a prediction video of a current video by using a prediction mode that is uniformly applied to the blocks of the color components or by independently using a prediction mode for the blocks of the color components according to the restored information.例文帳に追加

ビットストリームを復号化することによって、一つのシーケンスを構成する複数の色成分のブロックに対する一つの予測モードを表す情報を復元するステップと、 前記復元された情報によって、前記色成分のブロックに一律的に適用される予測モードを使用したり、前記色成分のブロックに独立的に予測モードを使用して前記現在映像の予測映像を生成するステップと、を含むことを特徴とする。 - 特許庁

When an address generated from the test pattern generating section 105 coincides with a defective address stored in the fail information storing section 108, a checker pattern is inputted to each memory after relieving processing without changing data from the test pattern generating section 105 by using a data scramble section 107 discriminating whether data inputted to a memory is reversed or not in accordance with a value of the least significant bit of a defective address.例文帳に追加

テストパターン生成部105から生成されるアドレスがフェイル情報格納部108に格納された不良アドレスと一致した場合に、不良アドレスの最下位ビットの値に応じてメモリへのデータ入力を反転させるかどうかを判定するデータスクランブル部107を用いることで、テストパターン生成部105からのデータを変更することなく、救済処理後の各々のメモリに対して、チェッカーパターンを入力する。 - 特許庁

The non-volatile memory element has a plurality of memory transistors disposed on a semiconductor substrate with a NAND string, string selection transistors disposed at one-side ends of the plurality of memory transistors on the semiconductor substrate, ground selecting transistors disposed in other ends of the plurality of memory transistors on the semiconductor substrate, and a bit line electrically connected to the semiconductor substrate and to the gate electrode of the ground selecting transistor.例文帳に追加

本発明は、半導体基板上にNANDストリングで配置された複数のメモリトランジスタと、複数のメモリトランジスタ一端の半導体基板上に配置されたストリング選択トランジスタと、複数のメモリトランジスタ他端の半導体基板上に配置された接地選択トランジスタと、半導体基板及び接地選択トランジスタのゲート電極に電気的に連結されたビットラインと、を備える不揮発性メモリ素子である。 - 特許庁

The method includes the steps of providing a differential phase shift keyed signal, inputting the differential phase shift keyed signal into a delay device adapted to split the differential phase shift keyed signal into at least two signals on at least two arms and to delay the signal on at least one arm by about one bit period, and coherently combining the signals on the at least two arms to produce alternate mark inversion and/or duobinary signals.例文帳に追加

方法は、差動位相偏移変調信号を提供する工程と、差動位相偏移変調信号を、少なくとも2つのアーム上で少なくとも2つの信号に分割し、少なくとも1つのアーム上の信号を、約1ビット期間だけ遅延されるようになされた遅延デバイスに、前記差動位相偏移変調信号を入力する工程と、 前記少なくとも2つのアーム上の信号をコヒーレントに結合する工程であって、それによって、交番マーク反転かつ/またはデュオバイナリ信号を生成する、コヒーレントに結合する工程とを含む。 - 特許庁

There is provided a multi-bit nonvolatile memory device comprising a channel region formed on a semiconductor substrate, a source or a drain forming a shottky contact with the channel region, a central gate electrode formed on a part of the channel region, first and second side wall gate electrodes formed in the channel region outside the central gated electrode, and first and second storage nodes formed between the channel region and the side wall gate electrode.例文帳に追加

半導体基板に形成されたチャンネル領域、チャンネル領域とショットキーコンタクトをなしているソース及びドレイン、チャンネル領域の一部分上に形成された中央ゲート電極、中央ゲート電極の外側のチャンネル領域に形成された第1及び第2側壁ゲート電極、及びチャンネル領域と側壁ゲート電極との間に形成された第1及び第2ストレージノードを備えるマルチビット不揮発性メモリ素子。 - 特許庁

When distortion slope is calculated at the processing block 103, a monotone decreasing function is introduced and such a distortion slope as lowering the significance of a code of high order bit plane relatively is employed so that truncation amount of a code block including a coefficient of large absolute value is increased but truncation amount of other code block is decreased thus attaining rate control of good subjective image quality.例文帳に追加

処理ブロック103におけるディストーションスロープの計算の際に単調減少の関数を導入し、上位ビットブレーンの符号の重要度を相対的に下げるようなディストーションスロープとすることにより、絶対値大きい係数が含まれるコードブロックのトランケーション量を増加させ、そうでないコードブロックのトランケーション量を減少させることにより、主観画質の良好なレート制御を可能とする。 - 特許庁

The Cambell measurement system 5 is provided with a summing operation means 9 for summing a plurality of sampling values composing data S1 and obtaining a second digital data S2 having an accuracy with larger bit number than the data S1, a power operation means 10 for obtaining a square average based on the data S2 and the Cambell measurement means 11 converting the square average to reactor power.例文帳に追加

キャンベル計測系5は、変換器3からの第1のディジタルデータS1を成す複数個のサンプリング値を足し合わせてそのデータS1よりもビット数の大きい精度をもつ第2のディジタルデータS2を取得する和演算手段9と、このデータS2に基づいて2乗平均値を求めるパワー演算手段10と、その2乗平均値を原子炉出力に変換して評価するキャンベル計測評価手段11とを備える。 - 特許庁

The semiconductor comprises a plurality of memory cells interconnected in series each having a floating gate and a control gate; two selection transistors connected across the plurality of memory cells; a bit line that contacts the impurity region of one of the two selection transistors; and a ground line that contacts the impurity region of the other of the two selection transistors.例文帳に追加

フローティングゲイトと、コントロールゲイトとを有し、互いに直列に接続された複数のメモリーセルと、前記複数のメモリーセルを挟んで接続された2つの選択トランジスタと、前記2つの選択トランジスタの一方の選択トランジスタの不純物領域とコンタクトするビット線と、前記2つの選択トランジスタのもう一方の選択トランジスタの不純物領域とコンタクトするアース線とを有していることを特徴とする。 - 特許庁

A data converting circuit converting parallel data of a plural of bits read out from a memory cell section to serial data has a selector control section generating a control signal based on burst length information and address information, and a selector section receiving parallel data of a plural of bits, selecting the prescribed number out of the plural of bits based on the control signal, and outputting the selected bit in serial.例文帳に追加

メモリセル部から読み出された複数ビットのパラレルデータをシリアルデータに変換するデータ変換回路は、バースト長情報とアドレス情報に基づいて制御信号を生成するセレクタ制御部と、前記複数ビットのパラレルデータを受け、前記制御信号に基づいて前記複数ビットのうちの所定数を選択し、その選択したビットをシリアルに出力するセレクタ部を有することを特徴とする。 - 特許庁

To provide a PLL synchronization stabilizing method for a bit free CDR by preventing occurrence of multiple synchronization of a PLL frequency and missynchronization at a 2/3 period equivalent to the frequency for input data so as to avoid unstable control over the input data due to jitter at a low speed.例文帳に追加

本発明は入力データをクロックによりデータを2系統に分けて抽出するデータ抽出部と,位相を180度ずらしてエラー検出回路によるエラー検出を行うデータ出力部とを備えたビットフリーCDRのPLL同期安定化方法に関し,入力データに対してPLL周波数の逓倍同期や2/3の周期での誤同期を防止し,入力データが低速時のジッタによる制御の不安定を防止することを目的とする。 - 特許庁

The reference column has reference bit lines BL_ref coupled to both ends of the second plurality of nonvolatile magnetoresistive elements and reference digit lines DL_ref0 coupled to the series-connected second plurality of nonvolatile magnetoresistive elements so as to transmit an intermediate point resistance between Rmax and Rmin based on a whole resistance of the second plurality of nonvolatile magnetoresistive elements.例文帳に追加

基準列は、該直列接続された第2の複数の不揮発性磁気抵抗エレメントの両端に結合された基準ビットラインBL_refと、第2の複数の不揮発性磁気抵抗エレメントの全抵抗に基づいてRmaxおよびRmin間の中間点抵抗を伝達するように前記直列接続された第2の複数の不揮発性磁気抵抗エレメントに結合された基準ディジットラインDL_ref0とを有する。 - 特許庁

When a start edge timing (a start timing) of transmission data TXD start bit is detected, the transceiver samples the transmission data TXD at the time of second sampling edge after the start timing using a sampling SCK having four sampling edges per one bus clock BCK cycle after synchronizing to the bus clock BCK, and afterwards, samples (latches) the transmission data TXD at every four sampling edge timing.例文帳に追加

送信データTXDのスタートビットの開始エッジのタイミング(開始タイミング)が検出されると、バスクロックBCKに同期し、そのバスクロックBCKの1周期当たり4個のサンプリング用エッジを有するサンプリングSCKを用い、開始タイミングを起点として2個目のサンプリング用エッジのタイミングで送信データTXDをサンプリングし、以後、4個目のサンプリング用エッジのタイミング毎に、送信データTXDをサンプリング(ラッチ)する。 - 特許庁

In the sense amplifier circuit including a latch circuit formed by connecting two inverters, and two transistors for precharge inserted between a bit line and each output node of the latch circuit to perform precharge operation in response to a sense amplifier activation signal, precharge operation is accelerated by applying predetermined voltage between a substrate and a source of each transistor for precharge, using a substrate bias effect of the transistor and lowering threshold voltage.例文帳に追加

2個のインバータを接続してなるラッチ回路と、ビット線とラッチ回路の各出力ノードとの間に挿入されセンスアンプ活性化信号に応答してプリチャージ動作する2個のプリチャージ用トランジスタとを備えたセンスアンプ回路において、各プリチャージ用トランジスタの基板−ソース間に所定の電圧を印加してトランジスタの基板バイアス効果を利用してしきい値電圧を低下させることによって、プリチャージ動作を高速化する。 - 特許庁

When the system controller 27 discriminates disk identification data ID from TOC and reproducing mode identification data Im is the second reproducing mode which instructs the reproduction of an audio signal of the same quality as a general CD, the circuit 36 selects the side of a terminal (a) to output audio data D6U of the 16 bit/sample outputted from a CIRC decoder 29.例文帳に追加

一方、システムコントローラ27がTOCからディスク識別データIDを判別し、さらに再生モード識別データImが一般的なCDと同様の品質のオーディオ信号の再生を指示する第2の再生モードであることを判別したとき、選択回路36は端子a側を選択し、CIRCデコーダ29から出力される上記16ビット/サンプルのオーディオデータD6Uを出力するようになされている。 - 特許庁

The convolution circuit performing convolutional operation on a digital signal being given comprises a section for splitting each amplitude data of the digital signal into a plurality of bit regions to create a plurality of split data, a section for performing predetermined time sharing convolutional operation on each amplitude data for every split data, and a section for coupling the split data outputted from the operating section for every amplitude data.例文帳に追加

与えられるデジタル信号に対して畳み込み演算を行う畳み込み演算回路であって、デジタル信号のそれぞれの振幅データを、複数のビット領域に分割した複数の分割データを生成するデータ分割部と、それぞれの振幅データに対して、分割データ毎に時分割で所定の畳み込み演算を行い出力する演算部と、演算部が出力する分割データを、振幅データ毎に結合する結合部とを備える畳み込み演算回路を提供する。 - 特許庁

The device includes a window comparator operative to generate an output signal having a first value if the input signal is within a desired voltage region; a sampling device operative to sample the output signal; an event array counter representing the number of sampled inputs within one or more desired time offsets and the desired voltage regions; and a trigger processing circuit operative to generate a bit offset signal that controls the counting.例文帳に追加

装置は、入力信号が所望の電圧範囲内にあるときに最初の値をもつ出力信号を発生するウィンドウコンパレータと、前記出力信号をサンプリングするサンプリングデバイスと、1或いはそれ以上の所望の時間オフセットと所望の電圧範囲内でサンプリングされた入力の数を表す事象アレイカウンタと、該カウンタを制御するビットオフセット信号を発生するトリガー処理回路を含む。 - 特許庁

This information encoding device is equipped with a ring buffer 10, to which (n)-bit data including a terminating code can be inputted in parallel, n/2 number of convolutional encoding circuits which perform convolutional encoding of the bits of even-numbered inputted data of the ring buffer 10, and multiplexers 17 to 19 which input the bits generated by the respective convolutional encoding circuits and outputs them sequentially serial.例文帳に追加

本発明の情報符号化装置は、終結符号を含むnビットのデータをパラレルに入力可能なnビット(0〜n−1)のリングバッファ10と、リングバッファ10の偶数番に入力されたデータのビットに対し畳込み符号化を行うn/2個の畳込み符号化回路11〜16と、各畳込み符号化回路により生成されたビットをパラレルに入力し、順次シリアルに出力するマルチプレクサ17〜19とを備える。 - 特許庁

A position detector 21 detects operation information of a master manipulator 3 and, when operation information of the manipulator 3 is fine operation information within 1 bit which is smaller than a prescribed set range for controlling the operation of a slave manipulator 2 set in advance based on the detecting result from this detector 21, a canceling means 32 cancels the transmission of the fine operation information to the side of the manipulator 2.例文帳に追加

位置検出装置21によってマスターマニピュレータ3の動作情報を検出し、この位置検出装置21からの検出結果にもとづいてマスターマニピュレータ3の動作情報が予め設定されたスレーブマニピュレータ2の動作制御用の所定の設定範囲よりも小さい1bit以内の微小な動作情報の場合にはキャンセル手段32によってその微小な動作情報がスレーブマニピュレータ2側に伝達されることをキャンセルするものである。 - 特許庁

A PCM audio signal increased from 16 bits to 24 bits in a bit increasing circuit 2 is sampled with respective different algorithm in high sampling circuits 313n, after that, the signal is formatted to a form which a user can retrieve at reproduction by a DVD audio formatting section 4, further, it is modulated in a modulating circuit 5 and supplied to a disk cutting machine not illustrated.例文帳に追加

ハイビット化処理回路2により16ビットから24ビットにハイビット化されたPCMオーディオ信号はハイサンプリング処理回路31〜3nによってそれぞれ異なったアルゴリズムでハイサンプリング化された後、DVDオーディオフォーマット化処理部4によって再生時ユーザが検索可能な形にフォーマット化され、更に変調回路5により変調されて図示しないディスクカッテングマシンへ供給される。 - 特許庁

In the nonvolatile semiconductor memory device for programming memory cells which have a first or a second logic status, and for deleting them in sector units in accordance with input data having a plurality of bit information, the memory cell transistors of cell array block and transistors of column decoder block have a plurality of sectors which are formed by sharing a bulk area, to provide a sector structure formed of the shared bulk.例文帳に追加

第1または第2論理状態を有するメモリセルを、複数のビット情報を有する入力データに応じてプログラムしセクタ単位に消去する不揮発性半導体メモリ装置において、セルアレイブロックのメモリセルトランジスタとコラムデコーダーブロックのトランジスタが一つのバルク領域を共有して形成されたセクタを複数有し、共有バルクで形成されたセクタ構造を有する半導体メモリ装置とした。 - 特許庁

This plotting control system which prints to a printing medium in accordance with bit map data stored-in a frame buffer 123 has a printing control means for determining a band to be plotted among a predetermined number of bands on the basis of an input print command, and a color information judgment means for judging whether or not the print command corresponding to the band determined by the printing control means includes a multicolor information.例文帳に追加

フレームバッファ123に格納されるビットマップデータに従って印刷媒体に印刷する描画制御システムで、入力される印刷コマンドに基づいて、所定数のバンドの内から描画すべきバンドを決定する印刷制御手段(100)と、印刷制御手段によって決定されたバンドに対応する印刷コマンドに多色情報が含まれるか否かを判定するカラー情報判定手段(100)とを配設する。 - 特許庁

The low bit rate coding apparatus for coding image data obtained by interlace scanning generates block non-interlace data and block interlace data, selects either one of the generated data, codes the selected data, adds information indicating the selected data to the coded data, and uniformly codes the image data in a series of process including the coding by a pair of predetermined basic processing blocks continued in a common vertical direction.例文帳に追加

インターレース走査により得られる画像データを符号化する高能率符号化装置では、ブロックノンインターレースデータとブロックインターレースデータとを生成し、当該生成されたそれぞれのデータの内のいずれか一方のデータを選択して符号化を行い、どちらのデータを選択したかを示す情報を上記符号化されたデータに付加し、そして、これら符号化を含む一連の処理における画像データを、共通な垂直方向に連続するペアの所定の基本処理ブロックによって統一的に行う。 - 特許庁

The programmable integrated circuit device includes: the register configured to store a value of at least one bit, which is coupled to an applied voltage source; the overvoltage detection circuitry configured to detect a voltage produced by the applied voltage source and generate an overvoltage signal if the detected voltage is greater than or equal to a trigger voltage; and the logic circuitry configured to clear the register in response to the generated overvoltage signal.例文帳に追加

少なくとも1ビットの値を格納するように構成されているレジスタであって、該レジスタは、印加された電圧源に結合されている、レジスタと、過電圧検出回路であって、該過電圧検出回路は、該印加された電圧源によって発生された電圧を検出することと、検出された電圧がトリガー電圧よりも高いか、または等しい場合に、過電圧信号を生成することとを行うように構成されている、過電圧検出回路と、ロジック回路であって、該ロジック回路は、該生成された過電圧信号に応答して、該レジスタをクリアにするように構成されている、ロジック回路とを含む、プログラマブル集積回路デバイス。 - 特許庁

On the other hand, most FTAs/EPAs and BITs provide an “investor-to-state” dispute settlement procedures for investment cases, under which the investor may submit a dispute with the host country to arbitration when the investor suffers any damages due to a breach of any provision of the agreement by the host country, and may receive pecuniary compensation from the host country if the arbitration body finds any breach of the agreement by the host country1.例文帳に追加

一方で、大多数のFTA/EPA の投資章及びBIT は、投資案件に対象を限定した手続として、投資受入国が協定の規定に反する行為を行ったことで投資家が損害を被った場合、投資家は受入国を相手どって当該紛争を仲裁に付託することができ、仲裁機関が受入国の協定違反を認定した場合、投資家は受入国から金銭等による補償を受けることができるとする「投資家対国家」の紛争解決手続を設けている(注)。 - 経済産業省

The former chairperson of a subsidiary of Shinsei Bank, of which the government is a major shareholder, has taken up a post as an advisor to a bank that would be a conflict of interest under laws and regulations. From the perspective of the government, it does not make sense to me that this could happen in relation to a problem that could potentially be damaging; also from the perspective of the supervisory agency that is supervising both two companies, what could be beneficial to one company could be detrimental to the other. It is a bit hard to understand that an officer would be shared between banks where a conflict of interest exists in their relationship. It may also give rise to substantial difficulties in supervision. What are your thoughts on this? 例文帳に追加

国が大株主である新生銀行の子会社の会長をやっていた人間が、法定で利益相反関係にある銀行の顧問に就任しました。国にとって、もしかしたらダメージがあるような問題に関してそういうことになっているというのは、やはりどうしても私としてはおかしいと思うのですけれども、監督官庁としても2つとも監督していてどっちかにプラス・マイナスが起きる。つまり、利益が相反する関係になっている銀行の間で、そこの役員がわたるということはちょっと理解しがたいというか、監督上も非常に難しいことになるのではないかと思うのですが、この点いかがでしょうか。 - 金融庁

First, what I just said about the Incubator Bank of Japan may have sounded a bit like an inside story, but it is based on the findings of our workwe examined the bank's corporate management structure and the status of its risk management system development through noncompulsory hearings, orders to submit a report, on-site inspections and other means to look into its business of purchasing loan claims from money lending businesses, which suddenly picked up in and after 2008, and of making large loans, which started showing a remarkable increase in 2009. As, in so doing, we detected a serious problem with respect to its credit risk management system concerning major borrowers and its loan claim purchase business in the results of our on-site inspection that was begun in June 2009, we recently issued a business suspension order and business improvement order on May 27 to show it a direction. My guess is that following the subsequent replacement of the bank's management, which you surely know about, the results of reassessment conducted by the new management concerning those major borrowers led to the significant change in numbers. 例文帳に追加

まず1点、この日本振興銀行は、今、少し私は内輪のような話をいたしましたが、平成20年以降、急速に貸金業者からの債権買い取りビジネス、それから平成21年以降に特に増加傾向が顕著となった大口融資に対して、任意のヒアリング、あるいは報告徴求命令、立入検査等を通じて、経営管理体制やリスク管理の整備状況について検証を行ってきたところでございまして、そういった中で平成21年6月開始の立入検査の結果において、大口融資者あるいは債権買取業務に関する信用リスク管理体制に関して重大な問題が認められたため、先般5月27日に業務停止命令及び業務改善命令を発出し、対応を示したものでございまして、この大口融資先の自己査定見直し結果が、ご存じのように新しい経営陣になりまして、大幅に変更したということがあるのではないかと思っております。 - 金融庁

A multiplex transmission circuit comprising an input register (304) storing a primary data character of start-stop system to be transmitted, an inputting process of a secondary data character (302) receiving the secondary data character such as status control signals, an output registers (305), a gate (330-332) transferring primary data characters to the output register (305) from the input register (304) when the output register is open and the input register is full, a transfer device (351) transferring a secondary character with given instruction bit to the output register (305) from the secondary data input system when the input register (304) is not full, a means to output data character in the output register to output line (110). 例文帳に追加

送信する調歩式一次データキャラクタを格納する入力レジスタ(304)と、ステータス制御信号等の二次データキャラクタを受入れる二次データキャラクタ入力手段(302)と、……出力レジスタ(305)と、……出力レジスタが空で、入力レジスタが一杯の時一次データキャラクタを入力レジスタ(304)から出力レジスタ(305)へ転送するゲート手段(330~332)と、……入力レジスタ(304)が一杯でない時二次キャラクタを二次データ入力手段からマーク指示ビット等を付与して出力レジスタ(305)へ転送する転送手段(351)と、……出力レジスタ内のデータキャラクタを出力線(110)へ出力する手段とを備えた多重化送信回路。 - 特許庁

A CPU 201 transfers a part of output data from an A/D converter 223 determined as processing data bit as regular A/D conversion result data to a RAM 203 together with its corresponding timer value to write these data in a prescribed area.例文帳に追加

鍵あるいは前記ペダルの動作状態において出力されるセンサの検出信号の信号レベル範囲に基づいて、変換センサデータのデータ範囲が予め定めた所定データ範囲となるようにデータ変換を行い、あるいは、センサの検出信号の信号レベル範囲を検出し、変換センサ信号の信号レベル範囲が予め定めた所定信号レベル範囲となるように検出信号の増幅率を変化させて増幅することにより変換センサ信号を生成し、出力するので、後段のデータ処理系のRAM容量を増大させることなく、処理系で使用するビット長に対して適切なダイナミックレンジを有するセンサデータあるいはセンサ出力信号を得られる。 - 特許庁

The control data of the second logic level deciding that the write control voltage is not applied to the bit line is stored in a data storage circuit other than the data storage circuit in which externally inputted control data are stored.例文帳に追加

電荷蓄積層を有するメモリセルが行列を形成しマトリクス状に配置されたメモリセルアレイと、それぞれがそれぞれの行を形成する前記メモリセルに共通に接続される複数のワード線と、それぞれがそれぞれの列を形成する前記メモリセルに共通に接続される複数のビット線と、前記ワード線を選択し書き込み電圧を印加する手段と、選択されたワード線に接続される前記メモリセルの前記電荷蓄積層に電荷蓄積を行うための書き込み制御電圧を前記ビット線に印加するか否かを決める第1の論理レベルあるいは第2の論理レベルの制御データを記憶する、それぞれがそれぞれのビット線に設けられた複数のデータ記憶回路と、を具備し、外部から入力された制御データが記憶される前記データ記憶回路以外の前記データ記憶回路に、前記ビット線に前記書き込み制御電圧を印加しないように決める前記第2の論理レベルの制御データを、内部で記憶させる。 - 特許庁

Having gone off on a tangent a bit, let's get back: This is a temporary measure, legislation that expires at the end of March 2011 to cover the calendar year end and the fiscal year end twice when there is greater demand for funds among SMEs. As to whether or not we will postpone the expiration of the Act, we will take all factors into consideration, such as the improvement status of the Japanese economy and cash flows of SMEs and the prospects for next fiscal year onwards, and the progress made in financial institutions' financial facilitation efforts, conduct interviews with various parties as just pointed out, and conduct studies by taking into account the possibility of the postponement of its expiration, as I stated previously. As the yen is strong at the moment, the situation is extremely tough especially for SMEs. As I stated earlier, the SME Financing Facilitation Act was created based on projections that the economy should recover substantially in about two years, so with this in mind, we will conduct studies while considering the postponement of its expiration as a possibility. 例文帳に追加

少し話が横にいきましたけれども、これは臨時の措置でございまして、私は何度も申しましたように、中小企業等の資金需要が高まる年末、年度末の2回ずつ含めることができるように、来年3月末までの時限法としているところでございますが、同法の期間を延長するかどうかについては、今後、我が国経済及び中小企業との資金繰りの改善状況や来年度以降の見通し、金融機関の金融円滑化に向けた取り組みの進捗状況などを総合的に勘案し、色々なところからヒアリング、今お話がございました、ご指摘があったようにさせていただきまして、延長を視野に入れつつ、今後検討していきたいと、この前の答弁どおりでございます。今、円高でございまして、非常に中小企業は特に厳しいわけでございますから、先般も申し上げましたように、大体2年ぐらい経ったら経済が結構回復するのではないかという予測のもとで、中小企業金融円滑化法案をつくらせていただきましたが、そういったことも視野に入れつつ、延長を視野に入れつつ、今後検討してまいりたいというふうに思っています。 - 金融庁

例文

Simultaneously, how should insurance be regulated and supervised from now on? I believe insurance in China is not as advanced as in Japan yet. But then again, Japan’s insurance industry has experienced falling stock prices and interest rates over the past decade and suffered a long period of winter-like hardship: the insurance sector, where they have something calledexpense profits”, “interest gain” and “mortality profits”, the interest gain was so squeezed that at one point, negative carry was more than 1 trillion yen. In the United States, the federal government will be establishing a division in charge of insurance for the first time within the federal government organization under the financial reform legislation. As you know, basic supervision of insurance in the United States is conducted on a state-by-state basis. Despite the fact that AIU—the world’s biggest private insurance company—was effectively nationalized in the United States, the insurance industry has been a bit of a blind spot in that any attempts in the past to negotiate with the central government often resulted in being told that it was a matter for the state government. The United States is a federal republic comprised of states, so in that sense, insurance varies from state to state in tax and other aspects. 例文帳に追加

しかし、同時にそれでは今から保険の行政に関してどういう点をやっているのか。まだ日本ほど保険が進んでいるとは思っておりませんけれども、しかし同時に、日本の保険業界もご存じのように大変ここ10年間株価は下がる、あるいは金利が下がるということで、費差益・利差益・死差益というのが保険業にはございますが、本当に利差益が少なくて大変一時は末端逆ざやが1兆円余の保険業界でもあるというような冬の時代が長く続きましたけれども、多くのかなりの、我々が27年前に通ったころは、日本の名前がついた生命保険会社法だったのですけれども、今色々な外資からも変わったところもありますので、そんなことを含めて今度アメリカでも保険ということが、ご存じのようにアメリカは保険の基本的監督は州単位なんですよ、アメリカの政府は。州単位で保険をやっていまして、連邦政府というのは、金融規制改革法で初めて連邦政府の中に保険担当の部署をつくるんですよ、今度初めて。しかしながら、AIUなんていう世界で一番大きな民間保険会社をアメリカは実質国営化しましたけれども、そこら辺で保険業界というのはちょっと穴と言ったらおかしいけれども、中央政府と今まで交渉しましても、これは中央政府の話だということもしばしばございまして、そういった意味で保険というのはなかなか、アメリカは合衆国ですから、税金なんかも州によって違いますね。 - 金融庁

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