「Cell Line」に関連した英語例文の一覧と使い方(57ページ目) - Weblio英語例文検索

In the disk filter cartridge obtained by laminating in multistage a filter cell and sealing the outer peripheral part of a disk-shaped filter material with a ring, a weight of the ring is kept in different at above and below around a parting line (sticking part of the filter material) to control the deformation of each filter to the same direction at use of the filter.例文帳に追加

ディスク状濾過材の外周部をリングでシールしたフイルターセルを多段に積層したディスクフイルターカートリッジにおいて、リングの重量を、パーティングライン（前記濾過材の張り合わせ部）を中心とし、上下で異なるようにして、フイルターの使用時における前記各フイルタセルの変形を、同方向にコントロールした。 - 特許庁

A boosting power source circuit 7 generating drive voltage required for memory operation is provided for each block of the memory cell array 1, and a boosting power source switch SWi holding 'on' at the time of normal memory operation is provided between a power source line 8 connected to an external power source terminal and a power source supply terminal of each boosting power source circuit 7.例文帳に追加

メモリセルアレイ１の各ブロック毎に、メモリ動作に必要な駆動電圧を発生する昇圧電源回路７が設けられ、外部電源端子につながる電源線８と各昇圧電源回路７の電源供給端子との間には、通常のメモリ動作時はオンを保つ昇圧電源スイッチＳＷｉが設けられている。 - 特許庁

A tester section 11 generates a strobe signal, determines normal/ defective conditions of a memory cell bit, when the number of defective bits are numbers in a range in which relieving can be performed in the row direction, the tester section 11 artificially makes a Y line in the column direction defective by generating a dummy strobe signal, and generates a relieving code of the column direction.例文帳に追加

テスター部１１はストローブ信号を発生してメモリセル・ビットの良／不良を判定し、不良ビット数がロウ方向で救済できるで範囲内であった場合、上記テスター部１１は、ダミーのストローブ信号を発生することによって擬似的にカラム方向のＹライン不良にして、カラム方向の救済コードを発生する。 - 特許庁

A pair of bit lines are connected to a sense amplifier through an N channel type transistor, memory cells constituting a memory cell array are connected to the bit line pair, and the gate voltage of the N channel type transistor is set lower than a voltage obtained by adding the threshold value voltage amount of the N channel type transistor to the driving voltage of the memory cells.例文帳に追加

センスアンプは、センスアンプに一対のビット線対がＮチャネル型トランジスタ対を介して接続され、ビット線対には、メモリセルアレイを構成するメモリセルが接続され、Ｎチャネル型トランジスタのゲート電圧は、メモリセルの駆動電圧にＮチャネル型トランジスタのしきい値電圧分を加えた電圧よりは低い電圧に設定されている。 - 特許庁

The shielding board made of an electrically insulating material disposed between the edge parts on both the sides of a metal band as the material to be plated and an anode in a plating cell of an electroplating line, is formed in such a shape that the edge has a shape having protrusion showing a chevron shape having at least two tops drawn by a plurality of straight lines.例文帳に追加

電気めっきラインのめっきセルにおいて被めっき材である金属帯板の両側端部と陽極との間に配設される電気絶縁材料製遮蔽板の形状を、端縁が、複数の直線で描かれる、少なくとも２つの頂を有する山型形状を呈する張り出しを有する形状とする。 - 特許庁

Setting is performed so as to increase capacitors (CB, CG) between the pixel electrode of a liquid crystal cell (2G, 2B) to which a pixel electrode potential is set later among the plurality of liquid crystal cells (2R, 2G, 2B) assigned to the one selector 3 by the intra-pixel selector system and a scanning line for a corresponding gate signal.例文帳に追加

本発明は、画素内セレクタ方式により１つのセレクタ３に割り当てられる複数の液晶セル２Ｒ、２Ｇ、２Ｂにおいて、後で画素電位を設定する液晶セル２Ｇ、２Ｂ程、画素電極と対応するゲート信号の走査線との間の容量（ＣＢ、ＣＧ）が増大するように設定する。 - 特許庁

The first chromaticity is calculated based on spectral distribution of a transmitted light measured by locating the optical axes of the polarizing plates 1, 2 in a direction of an orientation processing of a substrate at an incident light side of the liquid crystal cell 3 and the first angle of inclination of a straight line connecting the first chromaticity point and the achromatic point expressed on the chromaticity diagram is sought.例文帳に追加

偏光板１，２の光学軸を液晶セル３の光入射側基板３５の配向処理方向に配置して測定した透過光の分光分布に基づいて第１の色度を算出し、色度図上で表される第１の色度点と無彩色点とを結ぶ直線の第１の傾き角度を求める。 - 特許庁

The data of a plurality of memory cells on the same word line connected to the plurality of bit lines of a memory circuit 10 are read to a stored data inversion circuit 20 via the plurality of bit lines, and the read data are logically inverted to be written to the same memory cell of the memory circuit 10 via the plurality of bit lines.例文帳に追加

メモリ回路１０の複数のビット線に接続された同一のワード線上の複数のメモリセルのデータを当該複数のビット線を介して記憶データ反転回路２０に読み出し、該読み出したデータを論理的に反転して、当該複数のビット線を介してメモリ回路１０の同一のメモリセルに書き込む。 - 特許庁

A delay quantity setting means 10 sets delay quantity prescribing timing at which a data read signal for a corresponding memory cell is generated after a word line selected in correspondence to an address signal based on input of an address signal inputted from these ports or from which port an address signal is inputted.例文帳に追加

遅延量設定手段１０は、これらのポートから入力するアドレス信号、あるいはどのポートからアドレス信号が入力したかに基づいて、アドレス信号に対応して選択されるワード線が活性されてから該当するメモリセルへのデータ読出し信号を発生させるタイミングを規定する遅延量を設定する。 - 特許庁

A liquid crystal is driven by writing a source signal Vs from a signal line driving circuit 3 via a TFT, etc., in a display electrode of each display cell P on a matrix substrate 7, and also imparting a common signal Vcom, which is supplied from a common signal generating part 5 and inverted in the polarity for every frame, to a common electrode on a counter substrate 8.例文帳に追加

ＴＦＴなどを介して信号線駆動回路３からのソース信号Ｖs を、マトリクス基板７における各表示セルＰの表示電極に書き込む一方、共通信号発生部５からの極性がフレーム毎に反転する共通信号Ｖcom を対向基板８における共通電極に付与して液晶を駆動する。 - 特許庁

Fuel electrode exhaust gas which is the exhaust energy exhausted from a cell stack 210 of the PEFC unit 200 and air electrode exhaust air are burned in a exhaust heat heat exchanger burner 41a, and high-temperature water of about 90°C can be stored in a hot water storage tank 42, by heating a heat exchange part 441 of a temperature rising piping line 44.例文帳に追加

ＰＥＦＣユニット２００の電池スタック２１０から排出される排エネルギーである燃料極排ガスと空気極排空気とを、排熱熱交換器バーナ４１ａで燃焼させ、昇温配管系統４４の熱交換部４４１を加熱することで、貯湯槽４２内に約９０℃程度の高温水を貯留可能とする。 - 特許庁

A semiconductor storage device comprises: bit lines (BIT/BITB); a memory element (memory cell or local sense amplifier) connected to the bit lines; and a precharge circuit for applying a predetermined voltage (VDD) to the bit lines for a predetermined period (PRE=L) immediately before the memory element is set to an active state by activation of a word line (WL=H).例文帳に追加

ビット線（ＢＩＴ／ＢＩＴＢ）と、前記ビット線に接続されるメモリ要素（メモリセルまたはローカルセンスアンプ）と、ワード線が活性化（ＷＬ＝Ｈ）されることにより前記メモリ要素がアクティブ状態とされる直前の所定期間（ＰＲＥ＝Ｌ）だけ前記ビット線に所定電圧（ＶＤＤ）を印加するプリチャージ回路と、を有する。 - 特許庁

The natural gas is reformed and supplied to the anode 3 of the fuel cell I by reducing the flow volume of thereof by a flow volume control valve 37 arranged on a natural gas supply line 10, and it is made so as to reduce the temperature at an outlet of the catalyst combustor by reducing the flow volume of the gas which is not utilized at the anode 3 and exhausted.例文帳に追加

天然ガス供給ライン１０上の流量調節弁３７で天然ガスＮＧの流量を絞ることにより、改質されて燃料電池Ｉのアノード３へ供給され、該アノード３で利用されないで排出される量を減らすようにして触媒燃焼器出口温度を下げるようにする。 - 特許庁

This travel line control device has a main shaft roller 11 and a sub-shaft roller 12 capable of traveling while applying predetermined tension by suspending the belt sleeve 2, an inclining mechanism capable of inclining the sub-shaft roller 12, and a load cell 30 for measuring the thrust force of the belt sleeve 2 by abutting on a side surface of the belt sleeve 2 in traveling.例文帳に追加

ベルトスリーブ２を懸架して所定の張力を与えつつ走行させることが可能な主軸ロール１１及び副軸ロール１２と、副軸ロール１２を傾斜させることが可能な傾斜機構と、走行中の前記ベルトスリーブ２の側面に当接して、当該ベルトスリーブ２のスラスト力を測定するロードセル３０を備える。 - 特許庁

When the inventors prepared a monoclonal antibody based on a known hybridoma method using receptor Z as an immunogen, they obtained numerous hybridomas producing a monoclonal antibody that binds to receptor Z. Among them, however, only one line was the hybridoma producing the monoclonal antibody that suppresses the cell proliferation. 例文帳に追加

発明者らは、受容体Ｚを免疫原として、周知のハイブリドーマ法に基づき、モノクローナル抗体を製造したところ、受容体Ｚに結合するモノクローナル抗体を産生するハイブリドーマは多数取得されたが、その中で細胞増殖を抑制するモノクローナル抗体を産生するハイブリドーマは１株のみであった。 - 特許庁

The flash memory device having multi-level cells comprises a memory cell array, a means for previously charging bit lines, a bit line voltage supply circuit for supplying voltage to bit lines, and a 1st to 3rd latch circuits whose functions are mutually different and executes reading operation and programming operation by dividing bits into the LSB and MSM.例文帳に追加

本発明によるマルチレベルセルを有するフラッシュメモリ装置は、メモリセルアレイと、ビットラインをプリチャージする手段と、前記ビットラインに電圧を供給するビットライン電圧供給回路と、互いに機能を異にする第１乃至第３ラッチ回路とを含み、ＬＳＢとＭＳＢに分けて読み出し動作及びプログラム動作を実行する。 - 特許庁

Positioning marks 160 are provided at positions on a virtual straight line which extends in the direction perpendicular to the longitudinal direction and substantially bisects a confronting area on the one surface of the insulating substrate 110 to which a back surface electrode type solar cell is joined, the positions being located at the edge portion of the confronting area.例文帳に追加

また、絶縁性基材１１０の一方の表面において、接合される裏面電極型太陽電池セルとの対向領域の縁部の、上記長手方向と直交する方向に延びて上記対向領域を略２分割する仮想直線上の位置に、配置された位置決め用マーク１６０を備える。 - 特許庁

A gas detector calibrating apparatus 1 which calibrates the gas detector 3 emitting laser light into an atmosphere whose frequency is made stable on a gas absorption line and receiving reflection light of the laser light in order to measure a column density in the atmosphere, is equipped with a gas cell for calibration 6, a reflection means 27 and a purge means 4.例文帳に追加

ガス検知器校正装置１は、雰囲気中にガス吸収線に周波数安定化されたレーザ光を出射し、且つレーザ光の反射光を受光して雰囲気中のコラム密度を測定するガス検知器３の校正を行うもので、校正用ガスセル６、反射手段２７、パージ手段４を具備する。 - 特許庁

This circuit has an inverter 1 of which an input potential is a potential of a bit line 10 of a memory cell 11, a plurality of P channel transistors 2a, 2b promoting an input potential for the inverter 1, and a plurality of two input OR circuits 14a, 14b selecting promotion of an input potential by a plurality of P channel transistors 2a, 2b.例文帳に追加

メモリセル１１のビットライン１０の電位を入力電位とするインバータ１と、インバータ１への入力電位を助長する複数のＰチャネルトランジスタ２ａ，２ｂと、複数のＰチャネルトランジスタ２ａ，２ｂによる入力電位の助長を選択する複数の２入力ＯＲ回路１４ａ，１４ｂとを有する。 - 特許庁

A second layer probe inspection pad metal 300 for laying a part of probe inspection pad in layer by lowering a first power supply main line 123 while ensuring a sufficient distance L2, and a contact 310 for touching the third and second layers of that probe inspection pad are arranged in an I/O cell 301.例文帳に追加

入出力セル３０１において、距離Ｌ２を十分に取り、第１の電源幹線１２３を下げて、プローブ検査用パッドの一部を積層化するための第２層プローブ検査用パッドメタル３００と、そのプローブ検査用パッドの第３層と第２層とを接続するためのコンタクト３１０とを配する。 - 特許庁

In the liquid crystal display device, a potential V2 of the electrode 2a of the liquid crystal 2 can be switched in four steps by connecting both of the capacitors 18, 19, in parallel or connecting either of them or connecting notching at all across a pixel signal line 4 and the electrode 2a of the liquid crystal cell 2.例文帳に追加

カラー液晶表示装置において、画素信号線４と液晶セル２の電極２ａとの間に、２つのキャパシタ１８，１９の両方を並列接続するか、いずれか一方のみを接続するか、全く接続しないかにより、液晶セル２の電極２ａの電位Ｖ２を４段階に切換えることができる。 - 特許庁

In one set of memory cell M, first and second switching elements Tr1, Tr2 are arranged respectively at both sides of a capacitor contact 111 connected to a capacitor for accumulating data in an active region 102 so as to pinch the capacity contact 111 while first and second bit line contacts are arranged at the outside of both switching elements.例文帳に追加

１つのメモリセルＭは、活性領域１０２内においてデータ蓄積用の容量に接続されるキャパシタコンタクト１１１を挟んで、その両側にそれぞれ第１及び第２のスイッチング素子Ｔｒ１，Ｔｒ２が配設され、その両外側に第１及び第２のビット線コンタクト１２１，１２２が配設される。 - 特許庁

In the macro cell MC1, when a direction from the side SD1 toward the side SD3 is defined as a first direction DR1, the transmission drivers 12 and 14 are located on DR1 sides of the pads for DPs and DMs, and arranged symmetrical with respect to a common line SYL as an axis of symmetry.例文帳に追加

マクロセルＭＣ１の辺ＳＤ１から辺ＳＤ３へと向かう方向を第１の方向ＤＲ１とした場合に、送信ドライバ１２、１４がＤＰ、ＤＭのパッドのＤＲ１側に配置されると共にラインＳＹＬを対称軸として線対称に配置され、受信回路３０が送信回路１０のＤＲ１側に配置される。 - 特許庁

A resistor 23 which enables heating the first thermal fuse at least up to the melting point when energized, and a constant-voltage diode 24 whose yield voltage is set higher than the overcharge protection operation voltage by 0.1-2.5 V/cell are disposed on a short-circuit line 18 electrically connecting the pair of the lead wires.例文帳に追加

一対のリード線を電気的に接続する短絡線１８に、通電時に第１温度ヒューズを少なくともその融点まで加熱し得る抵抗体２３と、降伏電圧が第１保護回路の過充電保護動作電圧より０．１〜２．５Ｖ／セルだけ高く設定された定電圧ダイオード２４とを設ける。 - 特許庁

In the solid oxide fuel cell 2, this is provided with a solid electrolyte layer 6, an air electrode layer 10, a fuel electrode layer 16, and one or two or more cavities 20 having a channel shape pattern in either one of these porous electrode layers 18, and the channel shape pattern is made to have a broken line-type pattern.例文帳に追加

固体酸化物形燃料電池２において、固体電解質層６と、空気極層１０と、燃料極層１６と、これらの多孔質電極層１８のずれかにおいてチャンネル状パターンを有する１又は２以上のキャビティ２０と、を備え、前記チャンネル状パターンを破線状パターンを有するようにする。 - 特許庁

A plurality of reference cells (RMC1-RMC5) are connected to the same bit line (/BL), and the capacitance of each ferroelectric capacitor (RCF1-RCF5) in the plurality of reference cells is set so as to be 2^n (wherein n is an integral multiple) times the capacitance of the ferroelectric capacitor (CF1) of the main body memory cell (MC1).例文帳に追加

リファレンスセル（ＲＭＣ１〜ＲＭＣ５）は同一のビット線（／ＢＬ）に複数個接続され、複数個のリファレンスセルの各強誘電体キャパシタ（ＲＣＦ１〜ＲＣＦ５）の容量は本体メモリセル（ＭＣ１）の強誘電体キャパシタ（ＣＦ１）の容量の２^n倍（ｎは整数倍）の値を有するように設定される。 - 特許庁

To obtain an efficient method for preparing ascites by using a cell line capable of producing a monoclonal antibody of accession No. FERM BP-6104 of the National Institute of Bioscience and Human-Technology of the Agency of Industrial Science and Technology capable of producing the monoclonal antibody against an α subunit (hCG-α) of chorionic gonadotropin derived from a human.例文帳に追加

ヒト由来の絨毛性性腺刺激ホルモンのαサブユニット（ｈＣＧ−α）に対するモノクローナル抗体を産生する工業技術院生命工学工業技術研究所受託番号ＦＥＲＭ ＢＰ６１０４号のモノクローナル抗体産生細胞ラインを用いる、効率の良い腹水作製方法を提供すること。 - 特許庁

To provide an off-line teaching system capable of outputting a program for cooperatively operating a traveling shaft, a rotary positioner and a working tool in accordance with the working data by using a working robot cell comprising the traveling shaft for moving a robot arm in the axial direction of a workpiece, and the rotary positioner for rotating the workpiece.例文帳に追加

ロボットアームを被加工体軸方向に移動させる走行軸と被加工体を回転させる回転ポジショナを備えた加工用ロボットセルに用いて、加工データに応じて走行軸と回転ポジショナと作業ツールを協調して動作させるプログラムを出力するオフライン教示システムを提供する。 - 特許庁

The separator for the molten carbonate fuel cell has a gas passage comprising 16.5-17.5 wt.% Co, 28.5-29.5 wt.% Ni, and the remaining of Fe and unavoidable impurities, and center line average roughness (Ra) (JISB0601) on the surface other than the gas passage is made to be 0.3-0.8 μm.例文帳に追加

Ｃｏが１６．５〜１７．５ｗｔ％、Ｎｉが２８．５〜２９．５ｗｔ％含有され、残部がＦｅおよび不可避の不純物からなる、ガス流路を備えた溶融炭酸塩型燃料電池用セパレータであって、前記ガス流路以外の表面の中心線平均粗さ（Ｒａ）（ＪＩＳＢ０６０１）を０．３μｍ〜０．８μｍとすること。 - 特許庁

The precharge potential of a non-selection bit line among a plurality of bit lines 5 is set by an HPR voltage source 2 to be lower than a power source voltage Vcc (a low voltage of 0.5V to 1.2V, for example, 0.8V) which determines the electric potential on the high side of the data stored in the memory cell.例文帳に追加

複数のビット線５のうち非選択ビット線のプリチャージ電位は、ＨＰＲ電圧ソース２により、メモリセルに記憶されるデータのハイ側の電位を決定する電源電圧Ｖｃｃ（０．５Ｖ〜１．２Ｖの範囲内の低電圧、例えば０．８Ｖ）よりも低い電位（例えば１／２Ｖｃｃ＝０．４Ｖ）に設定される。 - 特許庁

In the protective film 32 stuck onto the polarizing plate 24, located at a display surface side of a display cell 14 in the liquid crystal display device, a separation line 30 is provided in a shape of picture frame, an outside film 34 is exfoliated, before attaching a frame 12 and an inside film 36 is exfoliated, after attaching the frame 12.例文帳に追加

液晶表示装置における表示セル１４の表示面側にある偏光板２４に貼り付けられている保護フィルム３２について、額縁状に切り離し線３０を設け、フレーム１２を取り付ける前に外側フィルム３４を剥がし、フレーム１２を取り付けた後に内側フィルム３６を剥がすものである。 - 特許庁

This device is provided with an input/output sense amplifier 130 amplifying and transmitting data read from a memory cell and loaded on a pair of input/output lines to a data output line at the time of reading data, and a write driver 230 transmitting write data inputted to a pair of data input lines at the time of writing data.例文帳に追加

デ−タ読み出し時、メモリセルから読み出されて入出力ライン対に載せたデ−タをデ−タ出力ラインへ増幅伝送する入出力センスアンプ１３０と、デ−タ書き込み時、デ−タ入力ライン対へ入力される書き込みデ−タを前記入出力ライン対へ伝送する書き込みドライバ２３０を備える。 - 特許庁

Unit cells UC11-UC24 consisting of the paired pixels PD 11-PD45 adjacent in the vertical direction and the output circuits OUT11-OUT24 corresponding to the paired pixels are arranged checkerwise, and any one of the paired pixels in the unit cell adjacent in an oblique direction is arranged along the same horizontal line.例文帳に追加

前記垂直方向に隣接した画素対ＰＤ１１〜ＰＤ４５と、前記画素対に対応する出力回路ＯＵＴ１１〜ＯＵＴ２４とからなる単位セルＵＣ１１〜ＵＣ２４が市松状に配置され、且つ斜め方向に隣接する前記単位セルにおける画素対の一方は同一の水平ライン上に沿って配置される。 - 特許庁

A system for setting voltage threshold of a memory device is provided with gate transistors inserted between each of a plurality of memory cells connected to a common word line and write-in voltage, and a control logic generating a control signal controlling selectively opening and closing of the gate transistors and controlling the aye and noes of write-in in each memory cell.例文帳に追加

メモリデバイスの電圧しきい値設定システムは、共通のワード線に接続される複数のメモリセルの各々と書き込み電圧との間に挿入されるゲートトランジスタと、ゲートトランジスタの開閉を選択的に制御する制御信号を生成して、各メモリセルにおける書き込みの可否を制御する制御ロジックとを備える。 - 特許庁

The method for manufacturing the electroplated metal strip includes electroplating both surfaces of a metal strip in at least the first plating cell among a plurality of the plating cells, when electroplating the metal strip in the horizontal electroplating line provided with a plurality of the plating cells.例文帳に追加

複数のめっきセルを有する水平型電気めっきラインを用いて金属帯に電気めっき処理を施して電気めっき金属帯を製造するに当り、複数のめっきセルのうち少なくとも第1番目のめっきセルで金属帯の両面に電気めっき処理を施すことを特徴とする電気めっき金属帯の製造方法。 - 特許庁

With this configuration, there can be provided a semiconductor memory device capable of adjusting the voltage level of a selected word line according the change in the threshold voltage of the memory cell transistor without using another power system, and stably reading/writing data even under a low power supply voltage without complicating the power system.例文帳に追加

メモリセルトランジスタのしきい値電圧の変動に応じて選択ワード線電圧レベルを、別電源系統を用いることなく調整することができ、電源系統を複雑化することなく、低電源電圧下においても安定にデータの書込／読出を行うことのできる半導体記憶装置を実現することができる。 - 特許庁

This semiconductor memory has such a feedback circuit that the potential of a read-out signal is not reduced in the next operation cycle even if the pre-charge potential of a bit lines BL is raised from 1/2 Vaa by feeding back variation of a pre-charge potential δ 1/2 Vaa of the bit line BL to a plate electrode of a cell capacitor.例文帳に追加

本発明の半導体記憶装置は、ビット線ＢＬのプリチャージ電位1/2Ｖaaの変動分δＶaaをセルキャパシタのプレート電極に帰還することにより、ビット線ＢＬのプリチャージ電位が1/2Ｖaaから上昇しても、次の動作サイクルにおいて読み出し信号の電位の低下を生じない帰還回路を有する。 - 特許庁

The terminal electrolytic cells An and Bn of the electrolytic cell blocks A and B are longitudinally arranged in a line, and the terminal bus bars 11A and 11B of the terminal electrolytic cells An and Bn are electrically connected to each other through plural conductors 21a to 21h arranged in parallel in the longitudinal direction of the terminal electrolytic cells An and Bn.例文帳に追加

各電解槽ブロックＡ、Ｂの端末電解槽Ａ_n 、Ｂ_n は、長手方向に整列して配置され、各端末電解槽Ａ_n 、Ｂ_n の端末ブスバー１１Ａ、１１Ｂは、各端末電解槽Ａ_n 、Ｂ_n の長手方向に沿って平行に配置されたほぼ同じ長さの複数の導体２１ａ〜２１ｈにて互いに電気的に接続される。 - 特許庁

To realize an array having a high degree of integration while maintaining a proper retrieval speed in a T-CAM array which is constituted by a ternary dynamic CAM cell using a plurality of transistors by performing a refresh operation while reading stored information onto a match line employing a current path similar to the current path of a retrieval operation.例文帳に追加

本発明の課題は、複数のトランジスタを用いたターナリダイナミックＣＡＭセルで構成されるＴ−ＣＡＭアレイにおいて、検索動作と同様の電流経路を用いて記憶情報をマッチ線に読み出しながらリフレッシュ動作を行うことにより、検索速度を維持しつつ、集積度の高いアレイを実現することである。 - 特許庁

The method is equipped with a step for making a first and a second transistors in an OFF state by inactivating a word line and a step for sequentially shifting the scan data inputted from a scan data input terminal to a memory cell arranged at a scan data output terminal side via a first and a second shift bit lines.例文帳に追加

ワード線を不活性化することにより、第１及び第２のトランジスタをオフ状態にするステップと、スキャンデータ入力端子から入力されるスキャンデータを、第１及び第２のシフトビット線を介して、スキャンデータ出力端子側に位置するメモリセルに順次シフトするステップとを備えることを特徴とする。 - 特許庁

The standard cell is constituted such that a signal line for supplying a signal to a first MOS device and a second MOS device is provided in parallel with two wiring of power supply wiring and grounding wiring, is sandwiched between the two wiring, and is arranged at an equal distance from each of the first conductive type MOS device and the second conductive type MOS device.例文帳に追加

第１のＭＯＳ素子および第２のＭＯＳ素子に信号を供給するための信号線が、電源配線および接地配線の２つの配線と平行に設けられ、これら２つの配線に挟まれ、かつ、第１の導電型ＭＯＳ素子および第２の導電型ＭＯＳ素子のそれぞれから等しい距離に配置されている構成である。 - 特許庁

The MRAM device is provided with electrodes (first electrodes) TA1, TA2 of memory cell access transistors on a substrate 51, magnetic tunnel junction elements 86a, 86b electrically connected to the first electrodes TA1, TA2, and a bit line (a second electrode) 91 electrically connected to the first electrodes TA1, TA2 through the magnetic tunnel junction elements 86a, 86b.例文帳に追加

前記ＭＲＡＭ装置は、基板５１上のメモリセルアクセストランジスタの電極（第１電極）ＴＡ１，ＴＡ２、該第１電極ＴＡ１，ＴＡ２に電気的に連結された磁気トンネル接合要素８６ａ、８６ｂおよび該磁気トンネル接合要素８６ａ、８６ｂを通じて第１電極ＴＡ１，ＴＡ２に電気的に連結されたビットライン（第２電極）９１を備える。 - 特許庁

The data storing circuit comprises first and second sub-data circuits 20, 21 for storing first and second sub-data, detects the write state of a selected memory cell and the logic level of a read signal on a transfer line decided from the second and first sub-data, and changes the first and second sub-data so as to control write when write is sufficient.例文帳に追加

データ記憶回路は、第１、第２のサブデータを記憶する第１、第２のサブデータ回路２０、２１を含み、選択されたメモリセルの書き込み状態と第２、第１のサブデータから決まる転送線上の読み出し信号の論理レベルを検出し、選択されたメモリセルの書き込みが十分であると書き込みを抑制するように第１、第２のサブデータを変更する。 - 特許庁

The device comprises an electroluminescence display panel in which each pixel is connected to at least one scan electrode line, including a pixel cell formed at each crossing of a plurality of data electrode lines and a plurality of scan electrode lines, and a multiplexer for selectively providing data signals to at least two data electrode lines of the plurality of data electrode lines.例文帳に追加

複数のデータ電極ラインと複数のスキャン電極ラインの交差部毎に形成された画素セルを含めて、各画素が少なくとも一つのスキャン電極ラインに接続されるエレクトロルミネセンス表示パネルと、前記複数のデータ電極ラインの中の少なくとも二つのデータ電極ラインに選択的にデータ信号を供給するためのマルチプレクサとを具備する。 - 特許庁

For the determination references, the total capacity of the damaged line is changed relative to the capacity between lines Cc (Cc1-Ccj) in conformation to the driving performance ratio Kd (Kd1-Kdi), and the capacity ratio of the capacity between lines Cc to the total capacity when the circuit (a damaged receiver cell) causes the malfunction is determined as a malfunction threshold Th (Th11-Thij).例文帳に追加

判定基準は、駆動能力比Ｋｄ（Ｋｄ１〜Ｋｄｉ）に対応させて、配線間容量Ｃｃ（Ｃｃ１〜Ｃｃｊ）に対して被害配線の総容量を変化させて回路（被害側レシーバセル）が誤動作を起こすときの配線間容量Ｃｃと総容量との容量比を誤動作閾値Ｔｈ（Ｔｈ１１〜Ｔｈｉｊ）として求めるものとする。 - 特許庁